“Año del buen servicio al ciudadano”

LABORATORIO DE
DIGITALES II
MEMORIA CON RETRASO

INTEGRANTES:
MENDEZ POLO; Jack David
MIRANDA CABANILLAS; Jherson Aaron
MOZO CASTILLO; Cristhian Joel
ESCUELA:
Ing. Mecatrónica
CICLO:
IV
PROFESOR:
Fernando Hurtado
AÑO:
2017
 MEMORIA CON RETRASO
1. PROBLEMA:
1.1. ¿Cómo es el comportamiento de una memoria SET-RESET con retraso?

2. INFORMACIÓN TEÓRICA
LATCHES
es un circuito electrónico biestable asíncrono usado para almacenar información en sistemas lógicos
digitales. Un latch puede almacenar un bit de información, asimismo los latches se pueden agrupar de
tal manera que logren almacenar más de 1 bit, por ejemplo, el 'latch quad ' (capaz de almacenar cuatro
bits) y el 'latch octal' (capaz de almacenar ocho bits). Los latches son dispositivos biestables asíncronos
que no tienen entrada de reloj y cuyo cambio en los estados de salida es función del estado presente
en las entradas y de los estados previos en las salidas (retroalimentación). Los latches a diferencia de
los flip-flops no necesitan una señal de reloj para su funcionamiento.

EL LATCH S-R (SET-RESET)

Un latch es un tipo de dispositivo lógico biestable o multivibrador. Un latch S-R (Set-Reset) con entrada
activa a nivel ALTO se compone de dos puertas NOR acopladas, tal como se muestra en la Figura 7.1(a);
un latch con entrada activa a nivel BAJO está formado por dos puertas NAND conectadas tal como se
muestra en la Figura 7.1(b). Observe que la salida de cada puerta se conecta a la entrada de la puerta
opuesta. Esto origina la realimentación (feedback) regenerativa característica de todos los latches y flip-
flops.

Entradas Salidas Comentarios

𝑆̅ 𝑅̅ Q ̅
Q
1 1 NC NC No cambio. El latch permanece en el estado que estaba
0 1 1 0 Latch en estado SET
1 0 0 1 Latch estado RESET
0 0 1 1 Condición no valida

EL TEMPORIZADOR 555
El temporizador 555 es un dispositivo versátil y muy utilizado, porque puede ser configurado de dos
 modos distintos, bien como multivibrador monoestable o como multivibrador aestable (oscilador). Un
multivibrador aestable no tiene estados estables y varía, por tanto, una y otra vez (oscila) entre dos
estados inestables, sin utilizar un circuito de disparo externo.

En la Figura se muestra un diagrama funcional con los componentes internos de un temporizador 555.
Los comparadores son dispositivos cuyas salidas están a nivel ALTO cuando la tensión en la entrada
positiva (+) es mayor que la tensión en la entrada negativa (-), y están a nivel BAJO cuando la tensión de
entrada negativa es mayor que la tensión de entrada positiva. El divisor de tensión, formado por tres
resistencias de 5kΩ, proporciona un nivel de disparo de 1/3 𝑉𝐶𝐶 y un nivel umbral de 2/3 𝑉𝐶𝐶 . La entrada
de la tensión de control (pin 5) se puede emplear para ajustar externamente los niveles de disparo y
umbral a otros valores en caso necesario. Cuando la entrada de disparo, normalmente a nivel ALTO,
desciende momentáneamente por debajo de 1/3 𝑉𝐶𝐶 , la salida del comparador B conmuta de nivel BAJO
a nivel ALTO y pone en estado SET al latch S-R, haciendo que la salida (pin 3) pase a nivel ALTO y
bloqueando el transistor de descarga Q1. La salida permanecerá a nivel ALTO hasta que la tensión
umbral, normalmente a nivel BAJO sobrepase 2/3 de 𝑉𝐶𝐶 y haga que la salida del comparador A conmute
de nivel BAJO a nivel ALTO. Esto hace que el latch pase a estado RESET, con lo que la salida se pone de
nuevo a nivel BAJO, de manera que el transistor de descarga se activa. La entrada de puesta a cero
(RESET) externa se puede utilizar para poner el latch a cero, independientemente del circuito umbral. Las
entradas de disparo y umbral (pines 2 y 6) se controlan mediante componentes externos, para establecer
el modo de funcionamiento como monoestable o aestable.

3. HIPÓTESIS:
4. CONTRASTACIÓN DE HIPÓTESIS:
4.1. Equipo:
4.1.1. Voltímetro

4.1.2. Fuente de voltaje

4.1.3. Circuito integrado 7400

4.1.4. Circuito integrado 7402

4.1.5. Circuito integrado 7404

4.1.6. 1 regulador de voltaje 5v

4.1.7. 2 led’s: Colores rojo

4.1.8. 2 resistencias de 300Ω:

4.1.9. Cablecillo
 4.2. Diseño experimental:

4.3. Realización del experimento y obtención de datos:

1. Construir la memoria SET-RESET con compuertas básicas NOR’s de la figura 1 y verifique su

comportamiento conectando la salida a un led.
2. Construir la memoria SET-RESET con compuertas básicas NOR’s de la figura 2 y verifique su
̅ a un led.
comportamiento conectando la salida Q y Q
3. Construir la memoria SET-RESET con compuertas básicas NAND’s de la figura 3 y verifique
̅ a un led.
su comportamiento conectando la salida Q y Q

4.4. Análisis y discusión de resultados:

o
5. CONCLUSIÓN: