Flip-Flop J-K

Primer Trabajo de Sistemas Digitales
Curso: Sistemas Digitales

Nombre: Cesar Sandoval Mendoza
Ciclo: VI – 02
Ingeniero: José Uculmana Matías
Flip-Flop J-K
El "flip-flop" J-K, es el más versátil de los flip-flops básicos. Tiene el carácter de seguimiento
de entrada del flip-flop Dsincronizado, pero tiene dos entradas, denominadas
tradicionalmente J y K. Si J y K son diferentes, la salida Q toma el valor de J durante la subida
del siguiente pulso de sincronismo.
Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si J y K son ambos
high (alto), entonces en la siguiente subida de clock la salida cambiará de estado. Puede
realizar las funciones del flip-flop set/reset y tiene la ventaja de que no hay estados
ambiguos. Puede actuar tambien como un flip-flop T para conseguir la acción de
permutación en la salida, si se conectan entre sí las entradas J y K. Esta aplicación de
permutar el estado, encuentra un uso extensivo en los contadores binarios.
Ciclo: VI – 02
Estructura del Flip-Flop J-K

A la derecha se tiene una versión simplificada del versátilflip-flop J-K. Nótese que las
salidas se retroalimentan para habilitar las puertas NAND. Esto es lo que le proporciona la
acción de permutación cuando J=K=1.
Ejemplo de Permutación: Flip-Flop J-K

La subida hacia positivo (PGT) del clock (pulso de sincronismo), habilita la permutación de
la salida Q. La condición de "habilitación", no persiste durante toda la fase positiva del clock.
Las entradas J y K por sí solas no pueden originar una transición, sino que sus valores en el
momento del PGT determina la salida de acuerdo con la tabla de verdad. Esto es una
aplicación del versátil flip-flop J-K
Ciclo: VI – 02
Transferencia de Datos, Flip-Flop J-K

En la transferencia de datos síncrona entre dos flip-flops J-K, una señal de transferencia en
la entrada del clock causa que el estado de la celda A se transfiera a la celda. La señal de
transferencia se puede aplicar a varias de tales celdas en serie para crear un "registro de
desplazamiento" (shift register).
Ciclo: VI – 02
En la transferencia de datos asíncrona, el pulso de transferencia se puede aplicar en

cualquier momento, para forzar los datos en las entradas asíncronas de set y clear,
almacenando los datos independientemente de lo que suceda en las otras entradas.
El Flip-Flop D
El "flip-flop" tipo D, sigue a la entrada, haciendo transiciones que coinciden con las de la
entrada. El término "D", significa dato; este "flip-flop" almacena el valor que está en la línea
de datos. Se puede considerar como una celda básica de memoria. Un "flip-flop" D, se puede
Ciclo: VI – 02
hacer con un "flip-flop" "set/reset", uniendo la salida set (estado alto) con la salida reset
(estado bajo), a través de un inversor. El resultado se puede sincronizar.
Flip-Flop D a partir de un Latch NAND

La salida Q seguirá a la entrada D tanto tiempo como este habilitado el "flip-flop".
Ciclo: VI – 02
Flip-Flop D Sincronizado
Un flip-flop D construido con un latch NAND.
Salida Ejemplo: Flip-Flop D Sincronizado

El flip-flop D intenta seguir a la entrada D, pero no puede hacer la transición requerida a
menos que esté habilitado por el "clock" (pulso de sincronismo). Nótese que si el clock es
low (está bajo) cuando ocurre una transición en D, la transición correspondiente en Q,
ocurre a la siguiente transición alta del clock.
Ciclo: VI – 02
El flip-flop SR
Un flip-flop es un dispositivo secuencial síncrono biestable. Existen varios tipos de flip-flops
dependiendo de cuando leen las entradas y generan las salidas en función de las
transiciones de reloj. En este tema sólo vamos a estudiar los flip-flops disparados por flanco
por ser los más sencillos de construir y también los más utilizados.
Los flip-flops disparados por flanco actúan cuando se produce una transición de reloj y
puesto que existen dos posibles transiciones, existen dos tipos de flip-flops: los disparados
por flancos positivos (CLK: ) y los disparados por flancos negativos (CLK: ).
Ambos tipos son equivalentes, pero no es corriente mezclarlos en la construcción de
circuitos secuenciales.
Figure 2.5: Estructura de un flip-flop SR disparado por flanco (positivo)
Figure 2.6: Símbolo lógico de un flip-flip SR disparado por flanco positivo.

Ciclo: VI – 02
Table 2.3: Tabla de verdad de un flip-flop SR disparado por flanco positivo.
La figura 2.5 muestra la estructura interna de un flip-flop SR disparado por flanco. Se

compone de un detector de transiciones (positivas o negativas) y de un cerrojo SR con
entrada de habilitación. La figura 2.6 y la tabla 2.3 muestran el símbolo lógico asociado y su
tabla de verdad.
El detector de transiciones (en este caso positivas) puede construirse como se indica en la
figura 2.7. Dicho circuito produce un pulso positivo (a 1) de una duración igual al tiempo de
retardo de la puerta NOT. Este pulso de ínfima duración, generado inmediatamente
después de la transición de reloj se utiliza para habilitar el cerrojo SR sólo durante ese
instante de tiempo, instante en el que se tienen en cuenta las entradas (antes da igual el
Ciclo: VI – 02
valor de éstas). Transcurrido un intervalo de tiempo igual al retardo de propagación del

cerrojo, la salida es activará en consecuencia.
Figure 2.8: Estructura de un flip-flop JK disparado por flanco (positivo).
Figure 2.9: Símbolo lógico de un flip-flop JK disparado por flanco positivo.

Ciclo: VI – 02
Table 2.4: Tabla de verdad de un flip-flop JK disparado por flanco positivo.
El Flip-Flop T
El flip-flop T o "toggle" (conmutación) cambia la salida con cada borde de pulso de clock,
dando una salida que tiene la mitad de la frecuencia de la señal de entrada en T.Es de
utilidad en la construcción de contadores binarios, divisores de frecuencia, y dispositivos
de sumas binarias en general. Se puede hacer a partir de flip-flops J-K, llevando ambas
entradas J y K a alta (high).
Ciclo: VI – 02
Construcción de un flip-flop T desde un flip-flop J-K
La tabla de estado para el FF T se presenta a continuación. Es muy sencilla: cuando T = 0 el

estado de Q no cambia, es decir Q = Q+ (estado de memoria), cuando T = 1, Q es
complementada y, por lo tanto, Q+ = Q’.
Ciclo: VI – 02
TABLA DE VERDAD DEL FLIP FLOP D
Diagrama temporal del flip-flop tipo D

Ciclo: VI – 02
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Flip-Flop J-K

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Estructura del Flip-Flop J-K

Ejemplo de Permutación: Flip-Flop J-K

Transferencia de Datos, Flip-Flop J-K

En la transferencia de datos asíncrona, el pulso de transferencia se puede aplicar en

Flip-Flop D a partir de un Latch NAND

Salida Ejemplo: Flip-Flop D Sincronizado

Figure 2.5: Estructura de un flip-flop SR disparado por flanco (positivo)

Figure 2.6: Símbolo lógico de un flip-flip SR disparado por flanco positivo.

Table 2.3: Tabla de verdad de un flip-flop SR disparado por flanco positivo.

La figura 2.5 muestra la estructura interna de un flip-flop SR disparado por flanco. Se

valor de éstas). Transcurrido un intervalo de tiempo igual al retardo de propagación del

Figure 2.8: Estructura de un flip-flop JK disparado por flanco (positivo).

Figure 2.9: Símbolo lógico de un flip-flop JK disparado por flanco positivo.

Table 2.4: Tabla de verdad de un flip-flop JK disparado por flanco positivo.

Construcción de un flip-flop T desde un flip-flop J-K

La tabla de estado para el FF T se presenta a continuación. Es muy sencilla: cuando T = 0 el

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