Diseño Jerárquico en VHDL y Vivado, Sistemas

Combinacionales y Secuenciales
 Resumen- El presente
documento describe el diseño
y simulación de 6 módulos de
propósitos específicos
utilizando VHDL, usando el
software de Vivado Xilinx
para la implementación en
una FPGA BAYSYS 3
ARTIX 7. Estos 6 módulos
serán acoplados para la
selección de una ALU, un full
adder y un contador
ascendente y descendente,
mediante un selector externo
y mostrar sus resultados en
display de 7 segmentos.
INTRODUCCIÓN
La elaboración de
módulos y su empaquetado
son de gran ayuda al
momento de optimizar
tiempo y recursos ya que
permite su reutilización en
diversos proyectos sin
mayor problema. A su vez,
la utilización de jerarquías
en la elaboración de
proyecto en VHDL es de
suma importancia ya que
permite aplicar “divide y
vencerás”, permitiendo así
probar módulo a módulo en
busca de fallas y errores que
se puedan corregir a tiempo,
unificando diversos módulos
funcionales para realizar
una tarea en específico.
En el siguiente
documento se detallan la
creación e implementación
de 6 módulos: ALU, Full
Adder, Contador
ascendente/descendente,
generador señar de 1 Hz,
MUX 4/1 y un decoder HEX
a 7 segmentos, con sus
respectivos esquemas.
DESCRIPCIÓN DE PROBLEMA
Se necesita diseñar e
implementar módulos que
trabajen de manera
concurrente, los módulos a
crear son:
Un circuito ALU de 4
bits.
Un circuito full adder de
4 bits.
Un contador ascendente
y descendente de 4 bits.
Un circuito generador de
un reloj de 1Hz.
Un conversor
hexadecimal a código de 7
segmentos y
Un módulo que permita
seleccionar los 3 módulos de
funcionamiento.
Todos estos modulos
seran diseñados en el
software de Vivado Xilinx e
implementados en la tarjeta
FPGA BASYS 3 ARTIX 7.
DISEÑO DEL PROYECTO
TOP final
El diagrama de bloques
presentado en la figura 1
muestra el diseño final del
circuito a implementar en la
tarjeta, el cual integra los 6
módulos, para dar la
elección al usuario de una
ALU, un full adder y un
contador, mientras la
respuesta se muestra en un
display de 7 segmentos.
Fig 1. Diagrama de
bloques el top final del
proyecto
ALU de 4 bits
El selector OPER consta
de 3 bits, en el cual el bit
mayor debe encontrarse en
bajo para que seleccione el
módulo de la ALU, los otros
dos elije la operación de la
ALU entre los numero A y
B, mediante la siguiente
tabla.
Tabla I
SELECCIÓN DE LA OPERACIÓN
OPER(1:0) OPERACIÓN
00
01
10
11
El diagrama de bloques Tabla II
VALORES DEL SELECTOR DEL CO
del módulo ALU, queda de
la siguiente forma: rst opc C
0 110 D
0 111 A
1 xxx
El diagrama de bloques
del contador, queda de la
siguiente forma:
Fig 2. Módulo de la
ALU
Full adder de 4 bits
El full adder no es más
que una suma completa que
consta de 2 números
entrantes de 4 bits y un
acarreo inicial de un bit, la
Fig 4. Módulo del
respuesta es la suma de contador
estos tres valores,
obteniendo una señal de 5
bits siendo el bit de mayor Generador de reloj de 1Hz
valor el acarreo final. Este módulo tiene el fin
El diagrama de bloques de generar una señal de
del full adder, queda de la reloj de 1Hz a partir de la
siguiente forma: señal de reloj interna del a
FPGA de 100MHz. Se
utiliza un contador Para este
generador, se cuentan 100K
ciclos de la señal original,
en los primeros 50K se
coloca la señal de salida en
cero y en los últimos 50 000
000 se coloca en 1. El
período de la señal final será
de 1 segundo, el cual
posteriormente se utilizará
para el contador. El
diagrama de bloques del
Fig 3. Módulo full generador, queda de la
adder siguiente forma:
Contador ascendente y
descendente de 4 bits
Este módulo tiene el fin
de realizar la cuenta de 4
bits ascendente y
descendente, consta de 3
entradas, el reset, el reloj y
un selector de 3 bits en el
cual si esta en alto el mayor
bit DE LA
indica
ALU que se está Fig 5. Módulo del
escogiendo el contador, si el generador
ultimo bit está en bajo
escoge el contador Decoder hexadecimal a 7
A descendente
AND B y si el ultimo segmentos
A bit
XORestá
B en alto escoge el
La implementación de
contador ascendente. un decodificador
hexadecimal a 7 segmentos
permitiría la presentación al
usuario del resultado del El diagrama de bloques los puertos y características
módulo elegido, en un del generador, queda de la que posee la tarjeta Basys 3
display de 7 segmentos, siguiente forma: Artix 7 antes de ser
utilizando una tabla de implementado el diseño
verdad. general.
Tabla III
TABLA DE VALORES DECODER HEX-7 SEGMENTOS
Realizar el esquema
hex_in seven_seg(BIN) básico para la jerarquía de
0 1000000 módulos es muy importante
1 1111001 ya que facilitará la
2 0100100
3 0110000 implementación en VHDL,
4 0011001 permitiendo una visión total
5 0010010 del proyecto y en detalle, a
6 0000010
7 0111000
los puertos, señales y
8 0000000 módulos que lo componen.
9 0010000 Fig 7. Módulo del mux
A 0100000
B 0000011
REFERENCIAS
C 0100111 [1] B. Mealy and F. Tappero, “Free
D 0100001 CONCLUSIONES range VHDL,” vol. 53, pp.
E 0000100 1689–1699, 2013..
F 0001110
Con la técnica “divide y
OTHERS 1111111 vencerás” mencionada en
clase nos ha permitido
separar de manera correcta
cada módulo y probarlos con
su propio test beanch
El diagrama de bloques mediante simulación, con lo
del generador, queda de la cual evitamos errores eh
siguiente forma: implementamos una
integración uniforme.
Para la realización del
generador, es muy
importante tomar en cuenta
la frecuencia que maneja la
tarjeta, en este caso de
100MHz. Para este
generador, se cuentan 100K
ciclos de la señal original,
en los primeros 50K se
Fig 6. Módulo del coloca la señal de en cero y
decoder hexadecimal a en los últimos 50K se coloca
7 segmentos en 1.

Multiplexor 4 a 1 La realización del

El módulo del mux de 3 contador se implementó
bits, toma los 2 bits mas mediante código secuencial
significativos para la ya que se validó el conteo
selección de los módulos: cíclico tanto ascendente
ALU, full adder y el como descendente con la
contador. El bit menos función if-else, lo cual
significativo se utiliza como facilitó la configuración del
bit de acarreo dentro del full mismo.
adder, o como selector
ascendente o descendente Los tests bench son una
dentro del contador. herramienta muy valiosa al
Tabla IV momento de implementar
códigoMUX
TABLA DE VALORES DEL SELECTOR en 4VHDL
A1 ya que nos
Sel_mux permiten conocer el
000 comportamiento del módulo
001 a las diversas señales de
010 entrada para la corrección
011
100 oportuna de errores.
101
110 RECOMENDACIONES
111
Revisar de manera
minuciosa las referencias de