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ANTOLOGÍA
Electrónica Digital
14 de Junio de 2016
PROPÓSITO DEL CURSO
Como se puede apreciar el sistema digital no representa todos los valores posibles que
puede tomar el nivel del agua en el tanque pero puede diseñarse un sistema tan preciso que
represente todos los niveles o valores que el usuario del sistema desee conocer.
Uno de los principales problemas de los sistemas analógicos es el ruido eléctrico, que se
pueden entender como perturbaciones que modifican el valor de la señal. En las señales
digitales, el ruido solo afecta al sistema si se supera el margen de tensión entre un nivel y
otro (figura 1.5)
9
2. Código y Sistemas Numéricos
En ésta unidad el estudiante:
Conoce y entiende los sistemas binarios, octal y hexadecimal; las conversiones entre
ellos y realiza operaciones básicas en los diferentes sistemas.
Conocer diferentes códigos para representar información en los sistemas digitales.
Los dígitos de un número binario se llaman bits. Bit es el acrónimo de Binary digit (dígito
binario).
La razón de ser del sistema binario, es que la información que se manipula dentro de un
sistema digital se hace de acuerdo a señales eléctricas. Mediante una señal eléctrica alta, se
representa el valor ‘1’ y mediante una señal eléctrica baja se representa el ‘0’.
Existen diferentes formas de codificar la información en el sistema binario, la más usual es
la codificación en binario natural, en esta forma de representación cada número es
representado por un código de 𝑛 bits, En la tabla 1.1 se presentan los 16 primeros números
en los sistemas numéricos más usados, entre ellos el binario natural
Tal como puede apreciarse en el tabla 1.1, éste sistema permite abreviar los 3 dígitos
binarios usados en la representación de los números del 0 al 7. Como se verá más adelante,
éste hecho facilita la conversión de números entre ambos sistemas.
12
Para saber qué número decimal corresponde a una cantidad en el sistema octal se usan las
mismas reglas de los sistemas numéricos posicionales:
123.48 = 1 ∙ 82 + 2 ∙ 81 + 3 ∙ 80 + 4 ∙ 8−1 = 83.510
Donde 𝐴 equivale a 10 en base 10, 𝐵 equivale a 11 en base 10, 𝐶 equivale a 12 en base 10,
𝐷 equivale a 13 en base 10, 𝐸 equivale a 14 en base 10, 𝐹 equivale a 15 en base 10.
En este caso el sistema hexadecimal permite abreviar 4 dígitos del sistema binario.
De este modo:
𝐴12. 𝐵16 = 10 ∙ 162 + 1 ∙ 161 + 2 ∙ 160 + 11 ∙ 16−1 = 2578.687510
El número obtenido es
(4 5 7 3) 10 = 11DD16
El número obtenido es
(1 0 3 6) 10 = 20148
El número obtenido es
(133.45)10 ≅ 205.3468
La conversión entre los sistemas de base 2, 8 y 16 es casi directa, debido a que los dos
últimos son múltiplos del primero. De este modo:
2.2.1. Complemento
El complemento es una operación muy
importante en el entendimiento de la electrónica
digital que tiene su sustento en la Teoría de
Conjuntos: dado un conjunto universo U de
elementos, y un conjunto A formado por algunos
de los elementos de U, el complemento de A es
el conjunto formado por todos los elementos del
universo que no pertenecen al conjunto A, y se Figura 2.1. Complemento de un
denota por 𝐴′ o 𝐴𝑐 . conjunto
En el caso de los sistemas numéricos tenemos dos tipos de complementos:
2.2.2. Suma
Se sigue el algoritmo de siempre: dígito menos significativo se opera primero y el más
significativo último, considerando los acarreos correspondientes cuando el número
resultante tiene más de un dígito. 15
2.2.3. Resta
El algoritmo de la resta es el mismo del sistema decimal, incluyendo aquella idea intuitiva
del ‘préstamo’.
Ejercicio 2.17. Use el complemento a la base disminuida para calcular 7253210 − 325010
Ejercicio 2.18. Use el complemento a la base disminuido para calcular 3218 − 5018
Resta con complemento radical: La resta de dos números sin signo (𝑀– 𝑁) puede
realizarse de la siguiente forma:
I. Sumar a M el complemento a la base de N.
II. Verificar el acarreo:
a. Si es 1, se deshecha y el resultado es el resto de los dígitos sumandos.
b. Si es 0, entonces calcúlese el complemento a 𝑏 de la suma y coloque el
signo negativo adelante.
2.2.4. Multiplicación
Mismas reglas que en el algoritmo de base 10
Ejercicio 2.22. Multiplicar 10012 por 10112 .
Considere la tabla de multiplicar binaria
a b 𝒂∙𝒃
0 0 0
0 1 1
1 0 1
1 1 0
2.2.5. División
En este caso sólo revisamos la división binaria en el entendido de que finalmente es el
medio fundamental en los sistemas digitales, sin embargo, y como se ha dicho, el algoritmo
no varía del que conocemos desde la infancia.
Para el caso binario el proceso en este caso resulta más simple que el sistema decimal
puesto que cuando se verifica cuantas veces el divisor “cabe en” el dividendo, solo hay dos
posibilidades ‘0’ o ‘1’.
18
El bit de signo se usa para indicar si un número es positivo o negativo, el resto de los bits se
usa para representar la magnitud en forma binaria. Para los números negativos, no obstante
existen tres formas de representar la magnitud:
Ejercicio 2.24. los siguientes números son números binarios en complemento a dos,
determine el valor decimal: a) 011002; b) 110102; y, c) 100012.
a) Como el signo es + la magnitud esta expresada en forma verdadera, entonces
011002 = +1210 19
b) Si complementamos la magnitud, C2 = (10102)’ = 01102, y dado que el signo se
conserva tendremos que 101102 = -610.
c) Si complementamos la magnitud C2 = (00012)’ = 11112 y como el signo se
conserva tendremos que 111112 = -1510
Para representar 87 caracteres diferentes se requerirán 7 bits ya que con 7 bits podemos
representar 27 = 128 combinaciones posibles.
El código alfanumérico más conocido es el código ASCII (Código Estándar
Estadounidense para el Intercambio de Información) realizado sobre una longitud de 8 bits,
ya que, en el momento de su creación, se incluyeron además comandos abreviados por
carácter para su utilización desde la línea de comandos o consola del sistema operativo.
Tabla 2.4. Código ASCII
21
En éste orden de ideas, definimos al Álgebra de Boole como el conjunto de elementos ‘b’
que puede asumir dos valores posibles (0 o 1) y que están relacionados por dos operaciones
binarias suma (+) y producto (*) lógico, y que además cumple con conjunto de postulados.
a∙b = b∙a
a + ( b ∙ c ) = (a+b) ∙ (a+c)
̅=𝟎
𝒂∙𝒂
𝑎+0=𝑎 𝑎 + (𝑏 ∙ 𝑐) = (𝑎 + 𝑏) ∙ (𝑎 + 𝑐)
Tiene como expresión dual: Tiene como expresión dual:
𝑎̅ ∙ 1 = 𝑎̅ 𝑎̅ ∙ (𝑏̅ + 𝑐̅) = (𝑎̅ ∙ 𝑏̅ ) + (𝑎̅ ∙ 𝑐̅)
Con estos postulados se pueden comprobar los siguientes teoremas que complementan los
fundamentos del Álgebra de Boole
. Teorema 1: Para cada elemento del álgebra se verifica que a + 1 = 1. Por dualidad se
puede inferir que 𝑎 ∙ 0 = 0.
Demostración:
Teorema 2: Para cada elemento del álgebra se verifica que: 𝑎 + 𝑎 = 𝑎. Por dualidad 𝑎 ∙
𝑎 = 𝑎.
Demostración:
Teorema 5: Llamada ley de Absorción, para cualquier par de elementos del Álgebra de
Boole se demuestra que
𝑎 + (𝑎𝑏) = 𝑎
𝑎 (𝑎 + 𝑏) = 𝑎
Demostración:
b) (𝑎̅ + 𝑏)(𝑎 + 𝑏) =?
Solución:
(𝑎̅ + 𝑏)(𝑎 + 𝑏) = 𝑎̅𝑎 + 𝑎̅𝑏 + 𝑏𝑎 + 𝑏𝑏
= 0 + 𝑎̅𝑏 + 𝑎𝑏 + 𝑏
= 𝑏(𝑎̅ + 𝑎 + 1) = 𝑏 ∙ 1
=𝑏
c) ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
(𝑎̅ + 𝑐)(𝑏 + 𝑑̅ ) =?
Solución:
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
(𝑎̅ + 𝑐)(𝑏 + 𝑑̅) = (𝑎 ̅̅̅̅̅̅̅ ̅̅̅̅̅̅̅
̅ + 𝑐 ) + (𝑏 + 𝑑̅ )
= 𝑎̅ 𝑐̅ + 𝑏 𝑑̅
= 𝑎 𝑐̅ + 𝑏𝑑
Una función Booleanas se puede escribir en de varias maneras cuando se expresa a través
de su forma algebraica, sin embargo, la llamada forma estándar emplea términos en forma
de sumas (𝑎 + 𝑏 + 𝑐) y términos de productos (𝑎 𝑏 𝑐). Por ejemplo:
𝒂 𝒃 𝒄 F Decimal
0 0 0 0 0
0 0 1 0 1
0 1 0 1 2
0 1 1 3 29
0
1 0 0 1 4
1 0 1 1 5
1 1 0 0 6
1 1 1 0 7
30
Ejercicio 3.2. Dada la función booleana 𝐹(𝑎, 𝑏, 𝑐) = 𝑎𝑏𝑐 + 𝑎𝑏̅𝑐 + 𝑎𝑏𝑐̅ + 𝑎𝑏̅𝑐̅ obtenga su
reducción mediante mapas de Karnaugh.
Solución:
I. Representamos la función en una tabla de verdad
a b c F
0 0 0 0
0 0 1 0
0 1 0 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1
II. Construimos un mapa de Karnaugh de tantas celdas como filas tenga la tabla de
1
Wikipedia, La enciclopedia libre (2016). Mapa de Karnaugh. Consultado: 19/06/2016. Disponible:
https://es.wikipedia.org/wiki/Mapa_de_Karnaugh
verdad. Considere como referencias de columnas a combinaciones del par de
variables de menor valor significativo, codificándolas en código Gray. Algo similar
se hace para colocar las referencias de columna, aunque en este caso sólo al ser
sólo una variable la que resta, sólo se colocan en orden de 0 a 1. Observe el mapa
de éste ejercicio:
bc
00 01 11 10
0 0 0 0 0
a 31
1 1 1 1 1
III. Para reducir la función encierre con círculos o elipses, grupos de 1’s en potencias
de base dos: 2,4,8, etc., de celdas adyacentes, considere que la base de la tabla es
adyacente a la parte superior, y que el extremo izquierdo es adyacente al extremo
derecho. Para escribir la expresión resultante anote las variables cuyo valor no
cambia en el grupo formado. Vea el ejemplo.
En este caso se han agrupado los cuatro unos de la fila inferior, en los cuales la
única variable que no cambia es a.
De este modo la reducción es, como sabíamos por el Álgebra de Boole,
𝐹(𝑎, 𝑏, 𝑐) = 𝑎.
Ejercicio 3.3. Reducir la función 𝐹(𝑎, 𝑏, 𝑐, 𝑑) = ∑(6,8,9,10,11,12,13,14).
Solución:
I. Escribimos la función en forma de minitérminos:
𝐹(𝑎, 𝑏, 𝑐, 𝑑) = 𝑎̅𝑏𝑐𝑑̅ + 𝑎𝑏̅ 𝑐̅𝑑̅ + 𝑎𝑏̅𝑐̅𝑑 + 𝑎𝑏̅𝑐𝑑̅ + 𝑎𝑏̅𝑐𝑑 + 𝑎𝑏𝑐̅𝑑̅ + 𝑎𝑏𝑐̅𝑑 + 𝑎𝑏𝑐𝑑̅
II. Hacemos la tabla de verdad correspondiente.
No a b c d F
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 0
6 0 1 1 0 1
7 0 1 1 1 0
8 1 0 0 0 1
9 1 0 0 1 1
10 1 0 1 0 1
11 1 0 1 1 1
12 1 1 0 0 1
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 0
III. Construimos el mapa de Karnaugh
cd
00 01 11 10
00 0 0 0 0
01 0 0 0 1
ab
11 1 1 0 1
10 1 1 1 1
IV. Agrupamos y formamos la función
32
Las compuertas son dispositivos que operan con aquellos estados lógicos mencionados.
Pueden asemejarse al proceso en una computadora, por un lado se ingresa un dato, la
compuerta realiza la operación lógica correspondiente a su tipo, y finalmente, muestra el
resultado en su salida.
Cada compuerta lógica realiza una operación aritmética o lógica diferente, que se
representa mediante un símbolo de circuito. A continuación, vamos a analizar las diferentes
operaciones lógicas una por una comenzando por la más simple.
4.1.3. Compuerta OR
Al igual que la anterior posee dos entradas como mínimo y la operación lógica, será una
suma lógica entre ambas. La operación lógica O es inclusiva; es decir que la salida es alta si
una sola de las entradas es alta o inclusive si ambas lo son. Es decir, basta que una de las
entradas sea 1 para que su salida también lo sea.
a b S
0 0 0
0 1 1
1 0 1
Símbolo 1 1 1
Tabla de verdad
Figura 4.5. Compuerta OR
4.1.4. Compuerta NAND
La compuerta NAND es un dispositivo de dos entradas como mínimo, cuya salida es la
composición de poner una compuerta NOT después de una compuerta AND, de tal forma
que su salida es la inversa de ésta última. Su símbolo es casi el mismo que la AND,
agregando justo antes de la línea de salida un pequeño círculo, que es virtualmente significa
la inversión de dicha salida.
a b S
0 0 1
0 1 1 37
1 0 1
Símbolos 1 1 0
Tabla de verdad
Figura 4.6. Compuerta NAND
La nomenclatura con que se definen los parámetros más importantes de los circuitos
lógicos se ha estandarizado:
VIH (mín.), Voltaje de entrada de alto nivel: es el nivel de tensión mínimo que se
requiere para un “1” lógico en la entrada.
VIL(máx.), Voltaje de entrada de bajo nivel: es el nivel de tensión máximo
admitido que se requiere para un “0” lógico en la entrada.
VOH (mín.) Voltaje de salida de alto nivel: es el valor de tensión en la salida del
circuito lógico para un estado de “1” lógico.
VOL (máx.) Voltaje de salida de bajo nivel: es el valor de tensión en la salida del
circuito lógico en un estado de “0” lógico.
39
IIH, Corriente de entrada de alto nivel: corriente que fluye en una entrada cuando
se aplica una tensión VIH en dicha entrada.
IIL, Corriente de entrada de bajo nivel: corriente que fluye en una entrada cuando
se aplica una tensión VIL en dicha entrada.
IOH, Corriente de salida de alto nivel: corriente que fluye desde la salida en el
estado “1” lógico.
IOL, Corriente de salida de bajo nivel: corriente que fluye desde la salida en el
estado “0” lógico.
Otros parámetros relevantes:
Fan-Out, Carga máxima de la salida: número máximo de entradas lógicas que se
pueden conectar en una salida (figura 4.10).
Como se puede ver en la figura 4.12, la tensión de salida (A) si es “0” lógico podrá
superar a Vol en un valor menor o igual a VNL antes de que la entrada B deje de
reconocer un “0” lógico. Igualmente observamos que el valor VOH en A podrá
disminuir VNH voltios antes de que la entrada B deje de reconocer un “1” lógico.
Todos los parámetros indicados se obtienen de las hojas de datos (datasheets) del fabricante
41
Para describir el funcionamiento de este circuito convendremos primero que las dos
entradas A y B están en estado lógico “1” (5 voltios), en estas condiciones por la juntura B–
E de Q1 no circula corriente y por la juntura B–C circula una corriente que pone en estado
de conducción al transistor Q2, así la tensión de colectora de Q2, 0.8 voltios llevando a Q3 al
corte y a Q4 a estado de conducción. En estas condiciones la salida tendrá un valor menos o
igual a 0,4 voltios (figura 4.15).
42
Los circuitos TTL son circuitos de drenaje de corriente, las salidas reciben corriente de las
entradas.
Del análisis del circuito (figura 4.17) surge que se podrá obtener el mismo funcionamiento
si eliminamos Q3 y conectamos directamente R4 al colector Q4, sin embargo, con esto
tendríamos dos inconvenientes:
De las curvas propuestas por el fabricante vemos que existen diferentes subfamilias
(series). La serie L (54LXX) y la serie LS (54LSXX) utilizan la tecnología Schottky es
decir utilizan transistores que poseen el diodo Schottky entre la base y el colector para
impedir que el transistor se sature (figura 4.19), el resultado es una reducción en los
tiempos de conmutación.
44
Para ayudar a reducir los tiempos de cambio, esta trae como consecuencia un aumento en la
disipación de energía. Nótese que los transistores Q3 y Q4 se han reemplazado por
Darlington para ofrecer una mejor rapidez en el cambio de la salida de “0” a “1”.
La serie LS, de menor velocidad que la S utiliza el transistor Schottky pero con valores de
resistencia más elevados (figura 4.21).
Tipo Tda (ns) Tdb (ns) Tdc (ns) Tdsalida (ns) Ttotal (ns)
00 7 11 7 11 36
S00 3 3 3 3 12
Estos factores de carga unitaria representan las corrientes máximas de entrada para la serie
TTL estándar. En otras palabras, la máxima corriente que fluye en una entrada TTL en
estado ALTO es Iih(max) = 40 A y la corriente máxima que fluye en una entrada TTL en
estado BAJO es Iil(max) = 1.6 mA
La siguiente tabla muestra el factor de carga para las series de circuitos TTL 46
La figura 4.23 muestra una salida TTL en estado bajo conectado a varias entradas.
Solución:
a) Salida en estado ‘0’
IOL = 16 mA (max), IIL = 1.6 mA
𝐼𝑂𝐿 16
𝐶𝑎𝑟𝑔𝑎 𝑀á𝑥𝑖𝑚𝑎 = = 1.6 = 10
𝐼𝐼𝐿
b) Salida en estado ‘1’
IOH = 400 μA, IIH = 40 μA
𝐼𝑂𝐻 400
𝐶𝑎𝑟𝑔𝑎 𝑀á𝑥𝑖𝑚𝑎 = 𝐼 = 40 = 10
𝐼𝐻
48
e) AND por conexión, en la figura 4.30(b) vemos la realización de una función And
por conexión, en ella se han eliminado la compuerta and, presente en la figura 4.30
(b)
Figura 4.30. Dos formas de obtener la AND: (a) Por compuerta; (b) Por conexión.
50
La resistencia Rc extendida al CI debe ser elegida de manera que cuando una salida
pase a Bajo mientras las otras permanezcan en Alto, la corriente drenada no exceda
su límite Iol.
Podría parecer que el valor de Rc debe hacerse lo más grande posible, sin embargo,
debe entenderse que las capacidades parásitas se cargan a través de esta Rc por lo
que una Rc grande afectaría la velocidad de transición. Para no afectar la velocidad
la resistencia Rc debe hacerse lo más chica posible.
Ejercicio 4.4. El CI 7405 contiene 6 inversores con salida de colector abierto en el circuito
de la figura 4.33(a). Determinar:
a) La función de salida 𝒇.
b) El valor de Rc, use la figura 4.33(b) como referencia.
Ejercicio 4.6. Medir los tiempos de propagación de subida y bajada con carga de 200 pF,
para efectuar la medida poner en cascada las 4 compuertas de CI 74L500.
En este circuito:
Con E = 1 el circuito opera como un inversor normal debido a que una tensión alta
no afecta a Q1 ni a Q2.
Con E = 0 el circuito pasa a Hi-Z independientemente del estado de A, un “0” en E
polariza directamente la juntura B-E de Q1 y corta Q2 hacemos la corriente de R2 se
deriva por D2 y Q3 se corta con ambos transistores Q3 y Q4 cortados el terminar de
salida es esencialmente un circuito abierto.
Las salidas de los circuitos integrados que poseen el tercer estado se pueden conectar en
paralelo sin sacrificar la velocidad de transición, no obstante, debe tenerse en cuenta que
solo uno de los CI puede estar activo en un determinado instante.
Un separador de triple estado es un circuito que se utiliza para controlar el paso de una
señal lógica, los Integrados 74125 y 74126 son los más comúnmente utilizados.
53
Figura 4.38. Nomenclatura de integrados de Alta Impedancia.
Los circuitos con tercer estado se encuentran disponibles también en la tecnología MOS
En el FET de canal N, cuando la compuerta (g) es negativa respecto a la fuente (s), el FET
es un circuito abierto del drenaje (D) a la fuente. Si la compuerta es positiva con respecto a
la fuente el FET es un cortocircuito del drenaje a la fuente. En el caso del FET de canal P la
operación es la misma excepto que se invierten las polaridades.
Es probable que la operación del FET parezca similar a la del transistor bipolar, pero
existen diferencias importantes. En el bipolar el factor de control es la corriente de base;
por ejemplo, es en el transistor NPN cuando la base se hace positiva respecto al emisor,
fluye una corriente de la base al emisor y es esta corriente la que activa al transistor.
Además, el transistor entra en saturación, es decir, el voltaje del colector al emisor
desciende a un valor despreciable solo cuando fluye la suficiente corriente por el colector.
Por el contrario, en el FET el voltaje compuerta-fuente controla la impedancia drenaje –
fuente mediante la acción de un campo electroestático (de allí su nombre de efecto de
campo) y la corriente de compuerta, prácticamente no puede medirse. Cuando el FET se
activa la tensión drenaje fuente es casi cero.
Estas características del FET permiten construir CI con consumo de energía
extremadamente bajos.
Los P-MOS y N-MOS tienen una mayor densidad de integración que los C-MOS y resultan 54
por lo tanto más económicas que los C-MOS.
La categoría N-MOS tiene el doble de densidad de integración que la P-MOS y es casi dos
veces más rápida.
El C-MOS tiene la mayor complejidad y la menor densidad de integración, pero tiene
mayor velocidad y menor disipación de energía que las otras dos.
55
Figura 4.42. NAND N-MOS: (a) Implementación; (b) y (c), circuitos equivalentes.
Los circuitos con tecnología P-MOS serán los mismos excepto para la polaridad del voltaje.
Ejercicio 4.8. La compuerta NOR N-MOS se muestra en la figura 4.43. Realice el análisis
de su funcionamiento
.
Ejercicio 4.9. Las configuraciones de las compuertas NAND y NOR se muestran en las
figuras 4.45 y 4.46 respectivamente, realice el análisis correspondiente.
Figura 4.45. Compuerta NAND C-MOS. Figura 4.46. Compuerta NOR C-MOS.
Este voltaje está dentro del intervalo indeterminado y es inadmisible para activar otras
compuertas. Para el control del 3er estado se implementa una configuración como la de la
figura 4.48.
Figura 4.48. Arreglo para implementar el 3er Estado CMOS. 58
Ejercicio 4.12. Medir los tiempos de propagación de subida y bajada en vacío y con carga
de 100 de una sola puerta NAND 4011.
5. Circuitos Combinacionales
En esta unidad el estudiante:
Diseña e implementa circuitos combinacionales.
5.1. Introducción.
Los circuitos lógicos de sistemas digitales, pueden ser combinatorios o secuénciales. Un
circuito combinatorio consta de compuertas lógicas cuyas salidas en cualquier momento se 60
determinan directamente a partir de los valores de las entradas presentes. Un circuito
combinatorio realiza una operación de procesamiento de información determinada que se
puede especificar lógicamente por medio de un conjunto de expresiones booleanas. Los
circuitos secuenciales emplean elementos de almacenamiento llamados multivibradores
biestables (flip–flops) además de las compuertas lógicas. El estado de los elementos de
almacenamiento, a su vez, es función de las entradas previas. Como consecuencia, las
salidas de un circuito secuencial dependen no solo de los valores presentes de las entradas,
sino también de las entradas pasadas, y el comportamiento del circuito debe especificarse,
por una secuencia de tiempo de entradas y estados internos. Los circuitos secuenciales se
presentan en la siguiente unidad.
Un circuito combinatorio consta de variables de entrada, compuertas lógicas o de lógica, y
variables de salida. Las compuertas lógicas, aceptan señales de las entadas y generan
señales en las salidas. Este proceso transforma informaciones binarias de datos de entrada
en datos de salidas requeridos. En la figura siguiente se presenta un diagrama en bloques de
un sistema combinacional.
Las M variables de entrada provienen de una fuente externa y las N variables de salida se
dirigen a un destino externo. Cada variable de entrada y salida existe físicamente como una
señal binaria que representa el equivalente de un ‘1’ o un ‘0’ lógico.
Para n variables de entrada existen 2n combinaciones binarias posibles. Para cada
combinación binarios de las variables de entrada existe un valor binario de salida posible.
Por lo tanto, un circuito combinacional se puede especificar a través de una tabla de verdad
que presente los valores de salida de cada combinación de la variable de entradas.
Existen circuitos combinacionales que se emplean frecuentemente en el diseño y la
construcción de computadores digitales. Estas componentes están disponibles en circuitos
integrados y se clasifican como circuitos MSI (mediana escala de integración).
a 4
6 T2
5
b
9
1 2 1 8 T3
3 T1 10
2
c
Figura 5.2. Circuito combinacional para ejemplo de deducción de funciones booleanas.
63
Ejercicio 5.2. Diseñar un circuito con tres variables de entrada y una de salida. La salida
debe ser de un 1 lógico cuando el valor decimal que representan las entradas sea menor que
tres y 0 lógico en caso contrario. Utilícense solo compuertas NAND en la construcción del
diagrama. Realícese la simulación en software y física del diseño.
Solución:
i) Definimos las variables, en este caso se identifica claramente que necesitamos
tres variables de entrada a, b, c y una de salida S.
ii) Construimos la tabla de verdad que cumpla con el enunciado.
# a b c S
0 0 0 0 1
1 0 0 1 1 64
2 0 1 0 1
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 0
7 1 1 1 0
iii) Obtenemos la expresión booleana, en este ejemplo lo haremos como suma de
producto.
𝑆 = 𝑎̅𝑏̅𝑐̅ + 𝑎̅𝑏̅𝑐 + 𝑎̅𝑏𝑐̅
iv) Aplicamos la reducción, en este caso por mapas de Karnaugh
𝑆 = 𝑎̅𝑐̅ + 𝑎̅𝑏̅
v) Construimos el diagrama lógico.
𝐹1 , 𝐹2 , 𝐹3 𝐹1 ,𝐹2 𝐹1 , 𝐹3
𝐹2 , 𝐹3 𝐹1 𝐹2
𝐹3
De este modo:
F1= términos de la tabla (𝐹1 , 𝐹2 , 𝐹3 ) + Términos de la tabla (𝐹1 ,𝐹2 ) +
+Términos de la tala (𝐹1 , 𝐹3 ) + Términos de la tabla 𝐹1 .
F2= términos de la tabla (𝐹1 , 𝐹2 , 𝐹3 ) + Términos de la tabla (𝐹1 ,𝐹2 ) +
+Términos de la tala (𝐹2 , 𝐹3 ) + Términos de la tabla 𝐹2 .
F3= términos de la tabla (𝐹1 , 𝐹2 , 𝐹3 ) + Términos de la tabla (𝐹1 , 𝐹3 ) +
+Términos de la tala (𝐹2 , 𝐹3 ) + Términos de la tabla 𝐹3 .
66
Ejercicio 5.3. Diseñar un circuito que sirva de interfaz entre dos computadoras, tal como se
observa en el diagrama siguiente:
Elaboramos una tabla de conversión en la cual las entradas son los valores de 𝑥𝑖 y las
salidas serán los valores 𝑦𝑗 .
𝑥1 𝑥2 𝑥3 𝑦1 𝑦2 Letra
0 0 0 1 0 C
0 0 1 1 0 C
0 1 0 X X
0 1 1 0 0 A
1 0 1 1 1 D
1 1 0 0 1 B
1 1 1 0 1 B
Entonces:
67
y1 = ̅̅̅x1 x̅̅̅2 + x1 ̅̅̅
x2 x3
𝑦2 = 𝑥1 𝑥2 + 𝑥1 𝑥 ̅̅̅2 𝑥3
Y el circuito lógico queda como en la figura 5.7.
A B C D a b c d e f g
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0 68
0 0 1 0 1 1 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1
0 1 0 0 1 1 0 0 1 1
0 1 0 1 1 0 1 1 0 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 0 1 1
1 0 1 0
1 0 1 1
1 1 0 0
Zona no representable
1 1 0 1
1 1 1 0
1 1 1 1
Ejercicio 5.5. Circuito comparador. Un circuito de ésta clase es capaz de decidir si un par
de números de n bits son iguales o en su defecto indicar cuál es mayor o menor. En este
ejercicio se desea crear un dispositivo comparador de dos bits. Se tienen como entradas a
los números 𝐴 = 𝑎1 𝑎0 y 𝐵 = 𝑏1 𝑏0, donde las letras minúsculas representan cada bit del
número y su subíndice indica el orden de significancia del bit. Como salidas tenemos a 𝑧1 ,
𝑧2 , 𝑧3 , cada una con la significancia que se da en la imagen. Obtener: la tabla de verdad
correspondiente, las ecuaciones booleanas, la simulación en software y la simulación física.
69
Entradas Salidas
x y S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
De este modo:
𝑆 =𝑥⊕𝑦
𝐶 = 𝑥𝑦 Figura 5.11. Circuito semisumador
El circuito sumador completo es un arreglo combinatorio en el que además de realizar la
suma de dos números de un bit, considera un acarreo de una suma de bits precedente. Para
modelar el arreglo se debe considerar una tabla de verdad con tres entradas: los números 𝑥
e 𝑦, y el acarreo de entrada 𝐶𝑖𝑛 . Las salidas serían las mismas S; y con una pequeña
diferencia, 𝐶𝑜𝑢𝑡 , el acarreo de salida del sumador completo. La tabla de verdad para el
diseño es el que se muestra a continuación.
Entradas Salidas
𝑪𝒊𝒏 x y S 𝑪𝒐𝒖𝒕 70
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Tabla de verdad del sumador completo
Ejercicio 5.6. Obtenga las ecuaciones booleanas descriptivas del sumador completo.
Impleméntelas en software y arme el circuito correspondiente.
Existe otra forma de crear sumadores binarios, los cuales utilizan un arreglo en serie, pero
son circuitos de tipo secuencial, tópico de la unidad 6.
Ejercicio 5.6. Usando el diseño logrado en el ejercicio 5.5, construya un sumador de cuatro
bits, simulándolo en software y presentando su armado físico.
Entradas Salidas
x y R P
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0
De este modo:
𝑆 =𝑥⊕𝑦
Figura 5.14. Circuito semirestador.
𝑃 = 𝑥̅ 𝑦
Puede observar que la única diferencia con el circuito semisumador es el arreglo que se
hace para el préstamo P, que sustituye al acarreo.
De la misma manera podemos realizar la tabla para un restador completo, lo que en éste
caso significa tomar en cuenta el préstamo que se hace en un bit de precedencia. Observe
que en éste caso la resta se efectúa como 𝑥 − 𝑦 − 𝑃𝑖𝑛 Mostramos una tabla parcial del
mismo.
Entradas Salidas
x y 𝑷𝒊𝒏 R 𝑷𝒐𝒖𝒕
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
72
(a) (b)
Figura 5.15. Decodificador 2×4: (a) Diagrama lógico interno; (b) Bloque simbólico
Es de notar en el símbolo lógico la entrada E marcada con un círculo en su terminal, lo
mismo que las salidas Di, lo que significa que se manejan en lógica negativa, es decir, se
toma como valor verdadero al nivel de voltaje bajo o ‘0’.
Lo anterior se refleja en la tabla de verdad correspondiente, la cual se muestra a
continuación.
E A1 A0 D0 D1 D2 D3
0 0 0 0 1 1 1 73
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
1 X X 1 1 1 1
Tabla de verdad del decodificador 2×4.
Las entradas 𝐴0 y 𝐴1 , son el valor binario a codificar, mientras que las 𝐷𝑖 indican un código
distinto dependiendo de la combinación en la entrada, cada D encendida indica el número
decodificado, así, si selecciona 𝐴1 = 1 y 𝐴0 = 0, entonces 𝐷2 = 0, mientras que 𝐷0 =
𝐷1 = 𝐷3 = 1.
La terminal E permite que el módulo funcione o no funcione, razón por la cual se le conoce
como terminal de habilitación (ENABLE). De este modo, la variable E tiene como
finalidad:
Ejercicio 5.9. Siguiendo la idea del decodificador 2×4, diseñe un decodificador 3×8, pero
con señal de habilitación y salidas en nivel alto. Debe presentar, tabla de verdad,
simulación en software y circuito en protoboard.
𝑫𝟎 𝑫𝟏 𝑫𝟐 𝑫𝟑 𝑫𝟒 𝑫𝟓 𝑫𝟔 𝑫𝟕 x y z
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
74
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1
Tabla de verdad para el ejercicio 5.10
(a) (b)
Figura 5.16. Codificador 8×3: (a) Diagrama lógico interno; (b) Bloque simbólico
En el codificador obtenido en el ejercicio 5.10, se considera que solo se activa una señal de
entrada por vez. Pero, ¿qué sucedería si se activasen más de una? La respuesta se debe
extraer de las ecuaciones. Supongamos por ejemplo, que 𝐷1 = 1 y 𝐷4 = 1, en este caso
resultaría que 𝑥 = 1, 𝑦 = 0, 𝑧 = 1, que se corresponde con el caso en el que se activa
únicamente D5 = 1. Al dispositivo con ésta característica se le denomina codificador sin
prioridad.
Para resolver este problema, existen codificadores para los que, en caso de activarse más de
una entrada, la salida será la que corresponde a la mayor de ellas, independientemente de
las restantes inferiores. Adicionalmente, se suelen codificar dos salidas más: una indica que
ninguna entrada está activa, y la otra que alguna entrada está activa. Esta medida permite
discernir entre los supuestos de que el circuito estuviera deshabilitado por la no activación
de la señal de capacitación, que el circuito no tuviera ninguna entrada activa, o que la 75
entrada número 0 estuviera activada.
Ejercicio 5.11. Se desea diseñar un codificador con prioridad 4×2, con una salida adicional
Z que indique si alguna de las señales de entrada 𝐼𝑖 , 𝑖 = 0,1,2,3, está activa (a 1). Se
muestra como ayuda la tabla de verdad correspondiente. Obtenga el diagrama lógico
correspondiente. Deberá mostrar como evidencia las ecuaciones booleanas descriptivas, la
simulación en software, y presentar el diseño armado. Se debe comprobar la prioridad al
decodificar el valor más alto cuando se active más de una señal de entrada.
Tabla para el ejercicio 5.11. Nota: Las ‘X’ son condiciones de ‘no importa’.
Tabla de Verdad
𝑺𝟏 𝑺𝟎 M
0 0 A
0 1 B
1 0 C
1 1 D
A, B, C y D representan valores 0 o 1 en los canales
de datos de entrada, 𝑐0 , 𝑐1 , 𝑐2 , 𝑐3 , respectivamente.
(a) (b)
Figura 5.17. Multiplexor 4×1: (a) Bloque lógico; (b) Tabla de verdad simplificada.
Ejercicio 5.12. Obtener la circuitería interna de un multiplexor 4×1, como el mostrado en
la figura 5.17.
Solución: Tomamos como base la tabla mostrada en 5.17(b), pero la expandimos para
expresar los valores de cada entrada. Cuando alguna entrada es seleccionada,
los valores disponibles en las otras entradas no importan, lo cual
representaremos con ‘X’. Así la tabla correspondiente sería la que se muestra
a continuación.
𝑺𝟏 𝑺𝟎 𝑬𝟎 𝑬𝟏 𝑬𝟐 𝑬𝟑 M 76
0 0 A X X X A
0 1 X B X X B
1 0 X X C X C
1 1 X X X D D
De este modo: 𝑀 = 𝐴 + 𝐵 + 𝐶 + 𝐷,
A su vez: 𝐴 = 𝑆̅1 𝑆̅0 𝐸0, 𝐵 = 𝑆̅1 𝑆0 𝐸1 ,
𝐶 = 𝑆1 𝑆̅0 𝐸2 , 𝐷 = 𝑆1 𝑆0 𝐸3 .
Y el diagrama lógico es el mostrado en la figura 5.18. Queda al estudiante la
simulación en software y el armado físico del circuito.
El demultiplexor es, por supuesto, el caso opuesto del multiplexor, coloca el valor binario
asignado a su entrada, a uno de los 2n canales de salida, el cual se escoge a partir de sus n
terminales de selección.
En la figura 5.19 se presentan el bloque lógico y la tabla de verdad simplificada para un
Demux 1×4.
Tabla de Verdad
𝑆1 𝑆0 A B C D
0 0 M 0 0 0
0 1 0 M 0 0
1 0 0 0 M 0
1 1 0 0 0 M
M es el nombre de la terminal de entrada, cuyo valor
puede ser 0 o 1. 77
(a) (b)
Figura 5.19. Demultiplexor 4×1: (a) Bloque lógico; (b) Tabla de verdad-
6.1. Multivibradores
En electrónica, un multivibrador es un circuito oscilador capaz de generar una onda 78
cuadrada. Según su funcionamiento se clasifican en:
(a) (b)
Figura 6.1. Oscilador astable: (a) Diagrama eléctrico; (b) Forma de onda.
i. Realice una simulación en Proteus del mismo y verifique la forma de onda que se
muestra en 6.1. (b), obtenga la frecuencia del circuito. Posteriormente arme el
circuito en protoboard y repita el cálculo de la frecuencia en un osciloscopio.
ii. Cambie las resistencias R2 y R3 por valores de R2=R3=65 kΩ y R2=R3=100 kΩ y
repita el inciso anterior en cada caso. ¿Qué efecto tiene sobre la forma de onda?
iii. Cambie las capacitancias C1 y C2 por valores de C1=C2=50 µF y C1=C2=100 µF.
De nuevo repita el inciso i. ¿Cómo cambia la forma de onda en cada caso?
iv. Consulte en libros de electrónica y/o en internet la descripción del funcionamiento
del circuito oscilador. Pida asesoría con su docente de electrónica analógica para
comprender el funcionamiento del transistor de ser necesario. Elabore un informe
con las evidencias del trabajo realizado, así como del sustento teórico deducido de
su investigación. ¿Existe una manera de predeterminar la frecuencia de 79
funcionamiento de un circuito como el realizado en este ejercicio?
6.2. Temporizadores
Existen en el mercado un conjunto de circuitos integrados denominados temporizadores 80
(timers) especialmente diseñados para realizar multivibradores monoestables y astables. El
temporizador 555 (NE555 de Signetics en versión bipolar y TLC555 de Texas Instruments
en versión CMOS) es un circuito integrado barato y muy popular que fue desarrollado en
1972 por Signetics Corporation.
El integrado en cuestión se fabrica en varios tipos de encapsulado (figura 6.3): 8 pines
MINIDIP, cápsula DIP de 14 pines y encapsulado metálico TO-99.
𝑡1 = 0.693(𝑅1 + 𝑅2 )𝐶1
1 1.44
𝐹= =
𝑇 (𝑅1 + 2𝑅2 )𝐶
Ejercicio 6.3. Diseñar un oscilador astable a 1 kHz con una onda lo más cuadrada posible,
con fuente de alimentación a 10V. Aspectos a evaluar: Presentación visual (circuitería) +5,
presentación oral +5, entrega posterior con un reporte en electrónico conteniendo cálculos,
toma de forma de onda y medición de frecuencia en osciloscopio, presentar un margen del
error entre los cálculos y la frecuencia real obtenida +5.
Ejercicio 6.4. Realizar los cálculos necesarios y la circuitería necesaria para obtener una
onda cuadrada de que vaya de los 10 Hz a un 1KHz. Aspectos a evaluar: Presentación
visual (circuitería) 5, presentación oral +5, puntualidad +5.
𝑡 = 1.1 𝑅𝐶1
𝐶2 es de nuevo un capacitor cuya única función es limitar el ruido externo, cuyo valor es de
10 nF.
(a) (b)
Figura 6.6. Configuración monoestable del CI 555, salida normalmente baja:
(a) Diagrama eléctrico; (b) Formas de onda
Del mismo modo la figura 6.7 presenta la configuración monoestable con salida
normalmente alta. En este caso el estado en reposo del circuito es el nivel de voltaje alto, la
señal de disparo normalmente es un voltaje bajo. Al aplicar el nivel de voltaje alto en la
terminal de disparo, la salida del arreglo se activa presentando temporalmente un nivel de
voltaje bajo, para después volver a su estado de reposo. La ecuación para el cálculo del
tiempo en estado activo es la misma que en la configuración monoestable con salida
normalmente baja. De nuevo 𝐶2 = 10 𝑛𝐹.
83
Figura 6.7. Diagrama eléctrico del monoestable con salida normalmente alta.
Ejercicio 6.5. Diseñar un circuito monoestable con salida normalmente baja para una
temporización de 10 segundos. Aspectos a evaluar: Presentación visual (circuitería) +5,
presentación oral +5, entrega posterior con un reporte en electrónico conteniendo cálculos y
la medición del tiempo real, presentar un margen del error entre los cálculos y el tiempo
real obtenido +5.
Ejercicio 6.6. Realizar los cálculos necesarios y la circuitería necesaria para obtener un
oscilador monoestable con salida normalmente baja capaz de variar el tiempo de 5 a 30
segundos. Aspectos a evaluar: Presentación visual (circuitería) 5, presentación oral +5,
puntualidad +5.
Se clasifican en:
Síncronos o asíncronos, según usen o no señal de reloj, respectivamente.
Latches, si se activan por nivel de voltaje; o Flip-Flops, si se activan al leer la
transición en los niveles de voltaje (figura 6.8), ya sea alto a bajo (flanco negativo)
o de bajo a alto (flanco positivo).
Figura 6.8. Niveles de Voltaje y flancos. 84
6.3.1. El Latch SR
El Latch más simple es el SR (Set-Reset). Tiene por finalidad poner un 1 en la salida (Set),
almacenarlo y borrarlo (Reset). El SR se puede construir con compuertas NOR o NAND
(figura 6.10).
85
Ejercicio 6.8. Obtención de la tabla de verdad del latch SR. En un simulador realice el
arreglo del SR con compuertas NOR según se muestra en la figura 6.11 y obtenga la tabla
de verdad del arreglo. Tome como salida la terminal indicada con Q. El indicador luminoso
etiquetado con Q’, no se considera indispensable, sin embargo, por convención se
considera el complemento de la “auténtica” salida Q. A continuación arme el circuito
físicamente y compruebe la tabla obtenida.
Solución: La siguiente tabla muestra el proceso de prueba:
U4
complemento de Q, es una RESET
220
condición no deseada. NOR
220
en reposo la señal de disparo
NOR
está a cero, y se dispara con
10k
unos.
Vcc
III. A continuación, si presionamos SET U3
Reset, Q pasa de 1 a 0. Incluso al Q'
de Q. 86
Vcc
IV. Si intentamos presionar Set y SET U3
Reset a la vez obtenemos de Q'
NOR
el complemento de Q.
10k
Así, una tabla que describe los pasos de I a III es la que se muestra a
continuación. Se hace hincapié en que aquí se considera una condición
inicial Q=1 y se supone que Q’ cumple con ser el complemento de la salida.
Además, Q(t) representa el estado anterior y Q(t+1) el estado siguiente en la
misma salida Q.
Q(t) S R Q(t+1)
1 00 1
1 01 0
0 10 1
1 00 1
1 10 1
S R Q(t+1) Función
0 0 Q(t) Dato conservado
0 1 0 Limpia
1 0 1 Pone a uno
1 1 ? Indeterminado
El bloque lógico para latch SR se muestra en la figura 6.11, configurado de manera
equivalente para la simulación del ejercicio 6.8. Notar la posición de la salida Q.
87
Ejercicio 6.9. Repita el ejercicio 6.8 usando la configuración con compuertas NAND.
Considere que las entradas SET y RESET emplean ahora lógica negativa, normalmente
están a estado alto y se disparan con estados bajos, sin embargo, la salida sigue empleando
lógica positiva.
(a) (b)
Figura 6.12. Latch SR con terminal de habilitación: (a) Circuito: (b) Bloque lógico.
Ejercicio 6.10. Basado en la experiencia de los ejercicios 6.8 y 6.9 obtenga la tabla de
verdad del circuito presentado en la figura 6.12. Debe incluir como entrada a la señal de
habilitación (Enable=E).
La señal de habilitación puede usarse a su vez para lograr que el dispositivo reaccione sólo
cuando un nivel de voltaje provisto por un circuito multivibrador astable habilite al sistema,
así el SR funcionará de manera temporizada (figura 6.13).
88
Figura 6.13. Arreglo del latch SR con señal de habilitación conectado a un astable.
Ejercicio 6.11. Arme físicamente el circuito de la figura 6.13 y compruebe que el arreglo
funciona de manera temporizada. De ser necesario disminuya la frecuencia del astable.. ¿El
latch responde al pulso alto o al pulso bajo? Agregue un inversor entre la salida del astable
y la terminal etiquetada como CLK, ¿responde al pulso alto o al bajo? ¿El astable responde
sólo a los cambios de nivel de voltaje (flancos) en el astable o responde durante el pulso?
89
6.3.3. El Flip Flop
El Flip-Flop (aquí abreviado FF) es fundamentalmente un arreglo de latchs temporizados en
el que se busca que las salidas respondan a los cambios en las entradas exclusivamente en
los periodos de transición (flancos) de voltaje ya sean de alto a bajo o de bajo a alto,
mientras que el resto del tiempo conservan su estatus previo.
90
Ejercicio 6.12. Arme en protoboard los arreglos de las figuras 6.15 y 6.16, y las formas de
onda correspondientes con ayuda de un generador de funciones y un osciloscopio. Exponga
sus hallazgos en un breve informe. Debe mostrar evidencias de la toma de formas de onda y
la toma de valores.
91
(b)
(a) (c)
Figura 6.17. FF tipo D: (a) Diagrama interno; (b) Bloque lógico; (c) Tabla de transición.
FF tipo JK. Es justo una versión mejorada del RS, aquí la entrada J (Jump) hace las
veces de S, y K (Kill) hace las veces R (figura 6.18). La diferencia con el SR radica
en que por su configuración evita el estado prohibido, para en su lugar, entregar el
complemento de Q(t) en el estado siguiente Q(t+1). Nomenclatura TTL: 74LS112.
92
(b)
(a) (c)
Figura 6.19. FF tipo T: (a) Circuito; (b) Bloque lógico; (c) Tabla de transición.
Ejercicio 6.13. Implemente en un simulador los circuitos mostrados en las figuras 6.17,
6.18 y 6.19 y compruebe las tablas de transición.
Esta definición implica una serie de características inherentes a estos sistemas. Entre éstas
podemos destacar las siguientes:
Poseen uno o más caminos de realimentación, es decir, una o más señales internas o
de salida se vuelven a introducir como señales de entradas. Gracias a esta
característica se garantiza la dependencia de la operación con la secuencia anterior.
Como es lógico, existe una dependencia explícita del tiempo. Esta dependencia se
produce en los lazos de realimentación antes mencionados. En estos lazos es
necesario distinguir entre las salidas y las entradas realimentadas. Esta distinción se
traducirá en un retraso de ambas señales (en el caso más ideal).
S R Q(t+1)
0 0 Q(t)
0 1 0
1 0 1
1 1 *
Figura 6.23. Tabla de funcionamiento del FF SR.
Q(t) Q(t+1) S R
0 0 0 X
0 1 1 0
1 0 0 1
1 1 X 0
Figura 6.24. Tabla de excitación del FF SR.
Q(t) S R Q(t+1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 * 95
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 *
Figura 6.25. Tabla de estados del FF SR
Por ejemplo, de acuerdo con la figura 6.25, tendríamos el mapa de Karnaugh de la figura
6.27.
96
𝑄(𝑡 + 1) = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
𝑅̅ + (𝑆 + 𝑄(𝑡)) = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
̅̅̅̅̅̅̅̅̅̅̅ 𝑅 + (𝑆̅̅̅̅̅̅̅̅̅̅̅
+ 𝑄(𝑡))
Para obtener el circuito lógico suponemos que Q(t+1) es una salida y que Q(t) es una
entrada tal como se aprecia en la figura 6.28 (a). Luego simplemente cortocircuitamos Q(t)
con Q(t+1), puesto que en realidad son el mismo nodo (figura 6.28 (b)). Evidentemente el
resultado es el latch SR con compuertas NOR que se presentó previamente en la figura 6.10
(a) (b)
Figura 6.28. Interpretación de la ecuación de estado: (a) Entradas y salidas separadas;
(b) Interconexión de la terminal de retroalimentación.
Ejercicio 6.14. Construir un circuito que en un sistema de comunicación serial sea capaz de
detectar la secuencia 0-0-1, use el modelo de una máquina Moore.
Solución: Por la interpretación del texto, dibujamos un diagrama de estados (figura
6.29).
Ejercicio 6.16. Repita el ejercicio 6.15, usando ahora el modelo de una máquina Mealy.
Solución: Ahora el diagrama de estados es el mostrado en la figura 6.31.
̅̅̅̅
De donde la salida es: 𝑆 = 𝑄𝑥 𝑄 𝑦 𝐼.
De nuevo elegimos FF tipo D y lo agregamos a la tabla de estados.
𝐷𝑥 = ̅𝑄̅̅𝑥̅ 𝑄𝑦 𝐼 ̅
𝐷𝑦 = ̅𝑄̅̅̅𝑥 ̅̅̅̅
𝑄𝑦 𝐼 ̅
6.5.1. Contadores
Un circuito secuencial que pasa por una secuencia prestablecida de estados conforme se
van aplicando una serie de pulsos se llama contador. Los pulsos de entrada (de cuenta),
pueden ser pulsos de reloj o de alguna fuente externa y no necesariamente estar
sincronizados con el reloj del sistema contador.
El contador más simple es aquel que sigue la secuencia de la numeración binaria natural,
por lo que es llamado contador binario. Un contador de binario de n bits es capaz de
realizar desde 0 hasta 2𝑛 − 1. Un ejemplo podría ser un contador binario de 3 bits, cuyo
diagrama de estados se presenta la figura 6.33.
Ejercicios 6.17. Muestre los pasos intermedios para implementar el diagrama de estados de
la figura 6.33, en un circuito como el de la figura 6.34.
Figura 6.35. Diagrama de estados para un contador con pausa de dos bits.
El circuito correspondiente para el diagrama de estados de la figura 6.35 se muestra en la
figura 6.36, usando en este caso FF tipo D.
103
Ejercicio 6.18. Desarrolle los pasos intermedios que llevan desde el diagrama de estados
hasta el circuito contador con pausa de dos bits. Implemente en protoboard el circuito
diseñado.
Ejercicio 6.19. En la figura 6.36 mostramos el circuito lógico para un contador ascendente-
descendente de dos bits. Auxiliándose de un software simulador, obtenga el diagrama de
estados que describa la operación del mismo. En base a lo anterior obtenga la tabla de
estado y compruebe las ecuaciones descriptivas del circuito.
104
6.5.2. Registros
Un registro es un grupo de celdas de almacenamiento binario capaz de retener la
información contenida. En este sentido un grupo de FF's son un registro, siempre que éstos
operen de manera sincronizada. Así, un registro de n-bits tiene un grupo de n flip-flops y
tiene la capacidad de acumular cualquier información binaria que contiene n bits. Los
registros también pueden contener elementos combinacionales realizando alguna tarea
relativa, como controlando cuándo y cómo se trasfiere nueva información al registro.
Un cierto tipo de dispositivos similares a los registros se pueden armar a partir de latches,
lo que provoca que éstos sean sensibles al pulso en la retención de un dato, razón por la
cual se les llama retenedores. Denominaremos registros a aquellos que están formados con
celdas que son sensibles a los flancos (de subida o bajada), es decir, con auténticos flip-
flops.
El registro más simple es aquel formado por un arreglo de flip-flops sin ninguna compuerta
externa. La figura 6.37 muestra tal registro construido con cuatro flip-flops tipo D y un
pulso de reloj común de entrada. El pulso de reloj de entrada habilita todos los flip-flops de
manera que Ia información disponible presente en las cuatro entradas pueda ser trasferida al
registro de 4 bits. A su vez las cuatro salidas pueden ser cateadas para obtener la
información acumulada en el registro
Figura 6.37. Registro con carga en paralelo de 4 bits: 105
Otro tipo de registros es aquel que puede hacer transferencia bit a bit, uno cada vez,
desplazando los bits del registro fuente hacia el registro de destino, razón por la cual se les
denomina registros de desplazamiento. La figura 6.38 ilustra un registro de
desplazamiento de cuatro bits.
En la figura La salida serial (S0) del registro A va a la entrada serial (SI) de un registro B.
Para prevenir la pérdida de información almacenada en el registro fuente, al registro A se le
obliga a recircular su información conectando la salida serial a su terminal de entrada serial.
El contenido inicial en el registro B es desplazado hacia afuera a través de su salida serial y
se pierde a no ser que se desplace a un tercer registro de desplazamiento. La entrada de
control de desplazamiento determina cuándo y cuántas veces se desplazan los registros.
Esto se hace por medio de la compuerta AND que permite pasar los pulsos de reloj a Ios
terminales CP solamente cuando el control de desplazamiento es 1.
Ejercicio 6.21. Empleando multiplexores diseñe un registro de 4 bits que permita la carga
en paralelo y el desplazamiento a la derecha.
6.5.3. Memorias
Los registros, cuando son vistos desde el punto de vista computacional se clasifican en:
Operacionales, que son registros que acumulan información binaria en sus flip-
flops de manera temporal y poseen arreglos combinacionales para la realización de 106
tareas de procesamiento de datos.
Almacenadores, son registros cuya única tarea es la retención de datos.
107
El resultado de nuestro para un ejemplo de escritura se ilustra en la figura 6.43. Los bits de
datos del MBR se almacenan en la dirección 42 del registro de memoria.
108
Este cociente se realiza en binario, El resultado exacto sería un número infinito de bits, por
lo que se comete un error de cuantificación al tomar solamente una cantidad finita de ellos.
Si llamamos n a la cantidad real de bits, del conversor se tendrá 2n niveles posibles y el
error máximo cometido es de la mitad de la distancia entre dos niveles, o sea:
𝑉𝑘 𝑁 1 𝑉𝑟𝑒𝑓
= 𝐾, o bien, 𝐸𝑚á𝑥 = 2
𝑉𝑟𝑒𝑓 2𝑛
Los conversores A/D, admiten señales analógicas de entradas de corriente o tensión, de una
única polaridad o bipolar.
(a) (b)
Figura 7.2. Conversor AD de rampa simple: (a) Configuración; (b) Formas de onda.
111
112
Las señales digitales, b0, b1, b2, …, derivan generalmente del registro de salida de un
sistema digital. En un sistema digital de 4 bits, los 24 = 16, diferentes números que
representan 16 diferentes niveles de tensión (figura 7.7).
En la tabla de la figura 7.7, podemos apreciar que la resolución es de 0,5 Volts, puesto que
Vout no puede variar en no menos de 0,5 volt. La forma de onda de la salida Vout es una
escalera. Aunque la resolución pueda expresarse como la cantidad de voltaje o corriente por
etapa, resulta más útil expresarla como un porcentaje de la salida de escala completa.
Si la salida a escala completa es 1111 que equivale a un Vout = 7.5 Volt y el tamaño de
escalón es 0.5 Volt. la resolución porcentual sería: 114
1 𝛥𝑉
𝑅[%] = 100 ≈𝑉
2𝑛 𝑟𝑒𝑓
0.5
𝑅[%] = 100 ∙ = 6.66 %
7.5
1
𝑅[%] = 100 ∙ 24 = 6.25 %
Por supuesto, la resolución porcentual se hace menor cuando el número de bits de entrada
se incrementa.
El circuito de la figura 7.8 utiliza trayectorias de corriente en paralelo, cada una de ellas
controladas por las salidas binarias, la corriente que circula por cada rama del circuito
depende de la tensión de referencia (Vref) y de la resistencia serie (2nR)
La figura 7.9 muestra una variante del circuito donde se observa que los valores de 115
resistencia son solo dos, los valores de corriente que circula por las resistencias 2R está en
progresión geométrica de razón ½ debido a que en cada punto de unión de las resistencias
R – R la impedancia del circuito es igual a R.
𝛿𝑛
𝑖0 = ∑
2𝑛
𝛿 𝛿
𝑉𝑠𝑎𝑙 = −𝑖0 𝑅 = − 𝑅 𝐼 ∑ 2𝑛𝑛 = − 𝑉𝑟𝑒𝑓 ∑ 2𝑛𝑛 , donde 𝛿𝑛 = {0 , 1}.
En el circuito de la figura 7.10 se observa que un elemento del modelo compara la señal a
convertir (de n bits) con el valor de un contador de la misma cantidad de bits, al igualarse la
señal de entrada y el valor del contador la salida cambia de estado. El periodo de la señal de
modulada es el tiempo necesario para contar 2𝑛 pulsos del oscilador.
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