VHDL: LENGUAJE DE DESCRIPCION DE HARDWARE

Que es VHDL?

VHDL es el lenguaje de descripción de Hardware VHSIC. VHSIC es una abreviación de

Very High Speed Integrated Circuit. VHDL es un lenguaje de programación que se ha
diseñado y se ha perfeccionado para describir el comportamiento de sistemas digitales.
VHDL tiene muchas caracteristicas apropiadas para describir el comportamiento de
componentes electrónicos que van desde simples compuertas lógicas hasta
microprocesadores completos y chips a medida. Las caracteristicas de VHDL permiten
aspectos eléctricos de comportamiento del circuito (como tiempos de subida y bajada
de una señal, delays a traves de las compuertas, y operacion funcional ) a ser
descritos precisamente. Los modelos de simulación VHDL resultantes pueden usarse
entonces como bloques de construcción en circuitos más grandes (usando
esquematicos, diagramas de bloque o descripciones VHDL a nivel de sistema) con el
propósito de la simulación.

Puede describir el comportamiento y estructura de sistemas electrónicos, pero está

particularmente preparado como un lenguaje para describir la estructura y
comportamiento de diseños de hardware electrónico digital, tales como como ASICs y
FPGAs así como los circuitos digitales convencionales. VHDL es una anotación, y es
definido de forma precisa y completa por el Manual de Referencia de Lenguaje (LRM).
Esto aparta a VHDL de otros lenguajes de descripción de hardware, que son en alguna
medida definidos por el comportamiento de las herramientas que los usan. VHDL es
una norma internacional, regulada por el IEEE. La definición del lenguaje no es
propiedad privada. VHDL no es un modelo de información, un esquema de base de
datos, un simulador, un juego de herramientas o una metodología. Sin embargo, una
metodología y un juego de herramientas son esenciales para el uso eficaz de VHDL. La
simulación y síntesis son los dos tipos principales de herramientas que operan en el
lenguaje de VHDL. El Manual de Referencia de Lenguaje no define un simulador, pero
inequívocamente define lo que cada simulador debe hacer con cada parte del
Lenguaje. VHDL no sujeta al usuario a un estilo de descripción. VHDL permite que los
diseños sean descritos usando cualquier metodología . VHDL puede ser usado para
describir hardware al nivel de la compuerta o de una manera más abstracta. Diseños
de alto nivel requiere un lenguaje, un juego de herramientas y una metodología
conveniente. VHDL es el lenguaje, usted escoge las herramientas, y la metodología.

VHDL también es un lenguaje de propósito general: así como los lenguajes de

programación de alto nivel permiten expresar los conceptos de diseños complejos
como programas de computadora, VHDL permite capturar el comportamiento de
circuitos electrónicos complejos en un sistema diseñado para la síntesis del circuito
automáticamente o para la simulación del sistema. Pascal, C y C++, VHDL incluyen
características muy utilizadas para las técnicas de diseño estructurado, y ofrece un
juego rico de características de representación de controles y data. Al contrario de
otros lenguajes de programación, VHDL proporciona características que permiten
describir eventos concurrentes. Esto es importante porque el hardware descrito
usando VHDL es inherentemente concurrente en su funcionamiento. Una de las
aplicaciones más importantes de VHDL es capturar las especificaciónes de rendimiento
para un circuito, en la forma de lo que normalmente es llamado un banco de prueba.
Los bancos de prueba son descripciones de VHDL de estímulos del circuito y sus
correspondientes salidas esperadas que verifican el comportamiento de un circuito en
el dominio del tiempo. Los bancos de prueba deben ser una parte íntegral de cualquier
proyecto VHDL y debe crearse en tándem con otras descripciones del circuito.

Un Lenguaje Estandard

Una de mayores razones para utilizar VHDL es su adopción como una norma estandard
en la comunidad de diseño electrónico. Usando un lenguaje estandard como VHDL
virtualmente garantiza que usted no tendrá que tirar y retomar conceptos de diseño
simplemente porque el método de diseño que usted ha escogido no se apoya en
alguna nueva generación de herramientas de diseño. El usar un lenguaje estandard
tambien significa que usted estará preparado y disponible para tomar ventaja de las
herramientas de diseño más modernas y que tendrá acceso a una base de
conocimiento de miles de otros ingenieros, muchos de de los cuales están resolviendo
problemas similares a los suyos.

Una historia breve de VHDL

VHDL (VHSIC Hardware description languaje) el lenguaje de Descripción de Hardware,

se desarrolló por los años de 1980s como un cambio de acciones de un proyecto de
investigación de circuitos integrados de gran velocidad consolidado por el
Departamento Americano de Defensa. Durante el programa de VHSIC, se confrontaron
investigadores con la tarea desalentadora de describir circuitos de escala enorme
(durante ese tiempo) y de manejar problemas de diseño de circuito muy grandes que
involucraron equipos múltiples de ingenieros. Con solamente herramientas de diseño a
nivel de compuertas disponible, se comprendía pues que se necesitarían métodos de
diseño mejores, más estructurados y otras herramientas. Para resolver este desafío,
un equipo de ingenieros de tres compañías—IBM, Texas Instruments y Intermetrics—
fueron contratados por el departamento de Defensa para completar la especificación y
aplicación de un nuevo metodo de descripción de diseño basado en un lenguaje. La
primera versión públicamente disponible de VHDL, versión 7.2, se soltó en 1985. En
1986, el Instituto de Ingenieros Eléctricos y Electrónicos, Inc. (IEEE) se presentó con
una propuesta para regularizar el lenguaje, el que hizo en 1987 después de los
perfeccionamientos sustanciales y modificaciones, fue hecho por un equipo de
representantes comerciales, del gobierno y representantes académicos. La norma
resultante, IEEE 1076-1987, es la base para virtualmente cada simulación y el
producto para la síntesis de circuitos. Una versión reforzada y actualizada del lenguaje,
IEEE 1076-1993, se soltó en 1994, y los vendedores de herramientas VHDL han estado
respondiendo agregando estas nuevas caracteristicas del lenguaje a sus productos.
Aunque IEEE Standard 1076 define el lenguaje VHDL completo, hay aspectos del
lenguaje que lo hacen difícil de escribir descripciones de diseño completamente
portátiles (descripciones que pueden ser simuladas identicamente usando
herramientas de vendedores diferentes). El problema proviene del hecho que VHDL
soporta muchos tipos de datos abstractos, pero no se dirige al problema simple de
caracterizar diferentes señales de energía o las condiciones de simulación
normalmente usadas tales como alta impedancia y otros. Poco después que IEEE
1076-1987 fue adoptado, las compañías de simuladores empezaron mejorando VHDL
con nuevos, tipos no estandard para permitirles a sus clientes simular circuitos
electrónicos complejos con precisión. Esto causó problemas porque las descripciones
de diseño ingresadas en un simulador eran a menudo incompatibles con otros entornos
de simulación. VHDL estaba volviéndose rápidamente en un producto no standard.
Para resolver el problema de tipos de datos nonstandard, otra norma fue desarrollada
por un comité de IEEE. Esta norma, numeró 1164, define un paquete estandard (una
caracteristica VHDL que permite a las declaraciones normalmente usadas a ser
reunidas en una biblioteca externa) conteniendo definiciones para un tipo estandard de
data. Este tipo de datos standard es llamado std_logic, y el paquete IEEE 1164 es a
menudo llamado el paquete Lógico estandard. Las normas IEEE 1076-1987 y IEEE
1164 juntas forman el estandard VHDL completo en uso más extendido actualmente.
(IEEE 1076-1993 está trabajando a su manera despacio en la corriente principal de
VHDL, pero no agrega nuevos rasgos significantes para los usuarios de síntesis.). El
Estandard 1076.3 (a menudo llamó la Norma Numérica o Síntesis Estandard) define
paquetes estandard e interpretaciones para los tipos de datos de VHDL y como ellos se
relacionan al hardware real. Se piensa que esta norma que se soltó al final de 1995
reemplaza ha muchos paquetes (nonstandard) que vendedores de herramientas de
síntesis han creado y han distribuido con sus productos. El estandard IEEE 1076.3 hace
para los usuarios de síntesis lo que IEEE 1164 hizo para los usuarios de simulación:
incrementa el poder del standard 1076, mientras que al miso tiempo asegura
compatibilidad entre las herramientas de diferentes vendedores. La norma 1076.3
incluye, entre otras cosas: 1) una interpretación del hardware documentada de valores
que pertenecen a los tipos bit y boolean definidos por IEEE estandard 1076, así como
las interpretaciones del tipo del std_ulogic definidas por IEEE estandard 1164.

2) una función que proporciona ("don´t care no cuida" o "wild card tarjeta salvaje"
prueba) de valores basados en el tipo de std_ulogic. Esto es de uso particular para la
síntesis, ya que es a menudo útil expresar lógica en términos de valores "no cuida"(
don´t care).

3) Definiciones para tipos de datos aritmeticos estandard con signo y sin signo, junto
con la aritmética, desplazamientos, y operaciones de conversión de tipo para esos
tipos. La anotación de cronometrar información a un modelo de simulación es un
aspecto importante de simulación digital exacta.

El estandard VHDL 1076 describe una variedad de rasgos del lenguaje que pueden
usarse para cronometrar anotación. Sin embargo, no describe un método standard
para expresar datos temporizados fuera del propio modelo cronometrado. La habilidad
de separar la descripción del comportamiento de un modelo de simulación de las
especificaciones de cronometrado(comportamiento respecto al tiempo) es importante
por muchas razones. Una de las fuerzas mayores de Verilog HDL (el rival más íntimo
de VHDL) es el hecho que Verilog HDL incluye un rasgo específicamente pensado para
cronometrar anotación. Este rasgo, el Formato de Delay Estandard, o SDF, permiten a
los datos temporizados a ser expresados en una forma tabular e incluirlo en el modelo
Verilog cronometrado en tiempo de simulación. El estandard IEEE 1076.4 , publicado
por el IEEE a finales de 1995, agrega esta capacidad a VHDL como un paquete
estandard. Un ímpetu primario detrás de este esfuerzo de la norma (qué se volvio
vital, para la iniciativa de VHDL hacia las Bibliotecas ASIC) era hacerlo más fácil para
vendedores de ASIC y otros para generar modelos cronometrados aplicables a VHDL y
" Verilog HDL. Por esta razón, los formatos de los datos subyacentes de IEEE 1076.4 y
el SDF de Verilog son bastante similares.

¿Cuándo debe usar usted VHDL?

¿Por qué escoger usar VHDL para sus esfuerzos de diseño?

Hay muchas razones probables. ¿Si usted hace esta pregunta a la mayoría de los
vendedores de herramientas VHDL , la primera respuesta que usted conseguirá es,
"mejorará su productividad". Pero exactamente que significa esto? ¿Puede usted
realmente esperar obtener sus proyectos usando VHDL más rápidamente que usando
sus métodos de diseño tradicionales? La respuesta es sí, pero probablemente no la
primera vez que usted lo usa, y sólo si usted aplica VHDL de una manera estructurada.

VHDL (como un lenguaje de software estructurado) es muy beneficioso cuando usted

usa un diseño estructurado. Los aumentos reales en productividad vendrán después,
cuando usted ha subido más alto en la curva de aprendizaje VHDL y ha acumulado una
biblioteca de componentes VHDL reutilizables. Los aumentos de productividad también
ocurrirán cuando usted empieza a usar VHDL para reforzar comunicación entre los
miembros del equipo y cuando usted aprovecha las herramientas más poderosas para
la simulación y comprobación del diseño que están disponibles. Además, VHDL le
permite diseñar a un nivel más abstracto. En lugar de enfocarse en una
implementacion a nivel de compuertas, usted puede dirigir el comportamiento
funcional del diseño.

¿Cómo aumentarán VHDL su productividad? Haciéndolo fácil de construir y usar

bibliotecas de módulos de VHDL normalmente-usados. Cuando usted descubre los
beneficios de código reutilizable, usted se encontrará pensando en maneras de escribir
sus estamentos VHDL de forma quer sean de proposito general. Escribir código
portáble se volverá un reflejo automático. Otra razón importante para usar VHDL es el
paso rápido de desarrollo en las herramientas EDA(Electronic Design Automation) y en
otras tecnologías. Usando un lenguaje estandard como VHDL pueden mejorar
grandemente sus oportunidades de cambio en las herramientas más avanzadas (por
ejemplo, de un simulador económico básico a uno más avanzado) sin tener que re-
entrar en sus descripciones del circuito. Su habilidad para reorientar los circuitos a los
nuevos tipos de dispositivos (por ejemplo, ASICs, FPGAs, y PLDs complejos) también
será mejorado usando un método de diseño estandard.

 1980: Programa VHSIC (Very High Speed Integrated Circuit) del Departamento de Defensa de
E.E.U.U.  1983: Comienzan los trabajos para desarrollar el VHDL  1987: Aparece el estándar
IEEE 1076-1987  1994: Nueva versión del estándar: IEEE 1076-1993  1996: Aparecen las
primeras herramientas que soportan la nueva versión del estándar Nos centraremos en la versión
de 1987 ya que es la versión más universalmente aceptada  2002: Nueva versión con pequeñas
modificaciones

https://www.yumpu.com/es/document/view/38354945/seminarios/5

http://www.galeon.com/neurotec/articulos/que-es-vhdl.htm

http://www.iearobotics.com/tmp/seminarios-vhdl.pdf