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‫الجمهورية الجزائرية الديمقراطية الشعبية‬

REPUBLIQUE ALGERIENNE DEMOCRATIQUE ET POPULAIRE

MINISTERE DE L’ENSEIGENEMENT SUPERIEUR ET ‫وزارة التعليم العالي و البحث العلمي‬

DE LA RECHRCHE SCIENTIFIQUE

UNIVERSITE CONSTANTINE 1 1 ‫جامعة قسنطينة‬

Faculté des sciences de la Technologie ‫كلية العلوم التكنولوجية‬

Travail pratique de logique combinatoire et séquentielle N :04

Réalisé par :
Groupe :-----
---------
Section :----

ST 2

Année Universitaire 2016-2017


BUT de ce TP :
Le but de ce TP est l‘étude de la fonction de multiplexage (MUX) et démultiplexage
(DMUX). Le multiplexage consiste à envoyer sur unemême ligne de transmission des
informations provenant de sources différentes en vue de leur faire subir un
traitement. Le démultiplexage consiste à exécuter l‘opération inverse c‘est-à-dire à
répartir sur plusieurs lignes les informations qui arrivent sur une même ligne.
L‘opération de multiplexage permet de convertir les données parallèles en séries,et
vice versa s‘utilise également pour l‘aiguillage de groupes de données (Données et
Adresses sur les mêmes broches d‘un microprocesseur).Et enfin permet de faire la
synthèse de fonctions logiques.

MANIPULATION:
A. MUX de 8 lignes à 1 ligne:
Ce circuit est capable de présenter successivement en sortie les informations
logiques qui se présentent aux entrées en parallèle.pour un MUX il faut définir.Les
entrées et sorties suivantes:

Les entrées de données ou DATA) Di)

Une entrée de validation du circuit (broches E ou V).

Les entrées de sélection ou d‘adresses (broches Si ou Ai).

Et enfin, une seule sortie Y suivie en général par une sortie inversée W.

Entrées Sortie
Validation Sélection Données
V S2 S1 S0 D7 D6 D5 D4D₃ D₂ D₁ D₀ Y
1 X XX X XXXXXXX 0
0 0 0 0 X XXXXXX D0 D0
0 0 0 1 X XXXXX D1 X D1
0 0 1 0 X XXXX D2 X X D2
0 0 1 1 X XXX D3 X XX D3
0 1 0 0 X XX D4 X XXX D4
0 1 0 1 X X D5 X XXXX D5
0 1 1 0 X D6 X XXXXX D6
0 1 1 1 D7 X XXXXXX D7

a) La sortie Y en fonction de V, Si et Di :
Y=VS2S1S0D0 + VS2S1S0D1 + VS2S1S0D2 + VS2S1S0D3 + VS2S1S0D4 + VS2S1S0D5 +
+ VS2S1S0D6 + VS2S1S0D7

b) Son schéma logique :


V

D0

D1

D2
MUX
8→1
D3 Y
D4

D5

D6

D7

S2 S1 S0

Entrées Sortie
Validation Sélection Données
V S2 S1 S0 D7 D6 D5 D4D₃ D₂ D₁ D₀ Y
1 X XX X XXXXXXX 0
0 0 0 0 X XXXXXX D0 D0
0 0 0 1 X XXXXX D1 X D1
0 0 1 0 X XXXX D2 X X D2
0 0 1 1 X XXX D3 X XX D3
0 1 0 0 X XX D4 X XXX D4
0 1 0 1 X X D5 X XXXX D5
0 1 1 0 X D6 X XXXXX D6
0 1 1 1 D7 X XXXXXX D7
B. Multiplexeur de2 lignes vers1 ligne pour ensemble De
données de3 bits :
Ce MUX comprend 2 groupes d‘entrées de 3 bits de données (Bi et Di) chacun plus
une entrée de Validation et un groupe de 3 bits en sortie.La sélection se fait surA0: si
A0=0,on sélectionne les entrées Di sinon les entrées Bi.Le MUX est indiqué par le
schéma ci-dessous :

Données Di Données Bi

D3 D2 D1 B3 B2 B1

MUX de 2 lignes vers 1 ligne


A0 V
pour ensemble de 3 bits
Sélection Validation

Y3 Y2 Y1

Sorties

Le TDV:
Entrée Sorties
V A0 D1 D2 D3 B1 B2 B3 Y3 Y2 Y1
1 X X XX X XX X XX
0 0 D1 D2 D3 X XX D3 D2 D1
0 1 X XX B1 B2 B3 B3 B2 B1

Yi = V( A0Di + A0Bi )

C. Démultiplexeur de 1 ligne vers 4 lignes:


Le démultiplexeur (DMUX( est un circuit capable de transférer sur une sortie, parmi
plusieurs, le signal logique présent sur une entrée. Le DMUX comprend les entrées
de commande et sorties suivantes:-Une entrée de données (Data)

- Les entrées de sélection (S)


- Une entrée de Validation (V)
- Des sorties Yi
Le DTV :

Validation Sélection Donnée Sorties


V A1 A0 D Y3 Y2 Y1 Y0
1 X X X 1 1 1 1
0 0 0 D 1 1 1 D
0 0 1 D 1 1 D 1
0 1 0 D 1 D 1 1
0 1 1 D D 1 1 1

Schéma du DMUX (1-4) :

V (Validation)

Y3
DMUX de 1
D Y2

(Donnée)
ligne vers 4 Y1 (Sorties)
lignes Y0

A1 A0 (Sélection)

a) Les sorties Yi, Ai et D :


Y0= V + A1 + A0 + D

Y1= V + A1 + A0 + D
Y2= V + A1 + A0 + D

Y3= V + A1 + A0 + D

b) La simuler ce DMUX (1-4) à l’aide de portes logiques :


V=0 V=1

V=0 V=1

V=0 V=1

V=0 V=1
a) Simuler le CI 74139, il contient 2 DMUX (1-4) :

D. Synthèse de fonctions logiques :


En effet le MUX peut être utilisé pour réaliser des fonctions logiques. Les
entrées de sélection du MUX représentent les variable d‘entrée (ABC) et
la sortie Y représentera la sortie de la fonction logique L à réaliser selon
le schéma suivant :

La TDV de L :0 1 1 0 1 0 0 1

A B C L
0 0 0 0
0 0 1 1
0 1 0 1 S0 A Y0 Y1 Y2 Y3 Y4
0 1 1 0
1 0 0 1 S1 ≡B Y5 Y6 Y7
1 0 1 0 MUX (8-1)
1 1 0 0 S2 C
1 1 1 1

Y≡L

La fonction L :
E. Aiguillage d‘information:
L‘aiguillage d‘information a lieu lorsque différentes informations doivent
être acheminées à un point commun à des moments différents. Réaliser
un aiguilleur de 2 mots de 4 bits en utilisant 4 MUX (2-1) selon le
schéma ci-dessous.

Aiguillage de fonction

A0 A1 A2 A3
MUXO MUX1 MUX2 MUX3
B0 B1 B2 B3
(2-1) (2-1) (2-1) (2-1)
S

Y0 Y1 Y2 Y3

Si : S=0, c‘est le nombre A qui est transmis sinon c‘est le B :

S=0 S=1

S=0 S=1

S=0 S=1