UNIVERSIDAD RICARDO PALMA

FACULTAD DE INGENIERÍA

ESCUELA DE INGENIERÍA ELECTRÓNICA

LABORATORIO #3 ARQUITECTURA DEL

COMPUTADOR

PROFESOR:
Dip., Ing. Gustavo Roselló
ALUMNO:
Moreano Rojas Eder Omar
CÓDIGO:
201210503

2015 – II
Introducción

El objetivo del laboratorio nº1 es mejorar nuestras habilidades en las

técnicas de diseño de MEF, además de conocer el comportamiento de los
pulsadores o interruptores de los cuales eliminaremos los rebotes (por
efecto mecánico de los pulsadores) con elementos digitales.
Realizaremos un filtro digital para eliminar el ruido que afecta la señal
deseada.

Procedimiento

 PARTE I:

Se configura la mega función LPM_COUNTER

Test Bench parte1_tb.vhd

Simulación en forma de onda
Hacemos el vhdl de 7 segmentos
Se conectan 2 BCD 7 segmentos

Preguntas

a) ¿Qué valores de q[7..0] ve en la sección de esta parte, es lo que

esperaba ver? Comente

Se logra ver el conteo ascendente, pero con ruido incluido lo que provoca
distorsión en el conteo, se esperaba ver el conteo ordenado.

b) ¿Se verificó en la sección f experimental lo que esperaba?

Se verifico que se produce un ruido lo que varía el incremento en el BCD 7

segmentos, de modo que se requiere un circuito debouncer (anti rebote).

c) ¿Qué apreció en la sección g experimental? ¿qué fue lo que pasó?

En la Tarjeta Altera DE2, este mostraba números que no eran correctos, no

tenía relación con la programación.

d) ¿Porque, en la sección h experimental el interruptor no produce

ruido?

Porque la Tarjeta Altera DE2 ya tiene un debouncer (anti rebote), por lo que
no produce ruido.
  PARTE II

Como se mencionó, los pulsadores externos nos producirán ruido, por lo

que es necesario agregarle al diseño previo:

Un circuito anti rebote (debouncer) en vhdl

Un divisor de frecuencia:

Diagrama de bloques parte 2

Test Bench parte2_tb.vhd
Simulación en forma de onda

Preguntas

b) ¿Se verificó la sección b experimental lo que esperaba?

El divi_clk (vhdl) genera una frecuencia deseada, se puede cambiar a la que

se requiera usar.

c) ¿Qué apreció en la sección c.8 experimental? ¿Qué fue lo que

pasó?
Se llegó a compilar en la tarjeta pero no contaba el display se quedó en 00.
 PARTE III

Circuito de un solo pulso

Diagrama de bloques parte 3

Simulación del funcionamiento del circuito un solo pulso

Test Bench parte3_tb.vhd
Simulación en forma de onda

Preguntas

a) ¿Qué pasa si en vez de usar la señal de 100Hz del divisor de

frecuencia, uso la de 1KHz como reloj para los demás circuitos?

Si se utiliza un clock de 1KHz, una frecuencia muy alta y el cambio sería tan
rápido que no se vería en el display.

b) ¿Cuál es la máxima frecuencia que podría emplear del divisor de

frecuencia, para usar en los demás circuitos, y por qué?

La máxima frecuencia seria de 100 Hz, es la más alta que se requiere antes
que no se pueda distinguir los cambios.
IMPLEMENTACION:

Conclusiones
Los circuitos normalmente producen ruido, el cual altera el dato que
queremos obtener, estos ruidos pueden ser corregidos mediante un
debouncer (anti rebote). Se utilizó mucho el VHDL (usando los respectivos
test bench) como técnica de Lógica Estructurada para obtener los
diagramas de bloque directo del BCD 7 segmentos, debouncer, divisor de
frecuencia, de modo que podemos crear elementos propios programados
con funciones específicas que no se encuentran en la librería. No se logró
visualizar la parte 2 y 3, se implementó pero se tuvo problemas.

Referencias Bibliográficas

DE2, Reference Manual de Altera

Roselló G, Lógica Estructurada
Roselló G, “Tutorial de circuitos digitales divisores de frecuencia”
Floyd, “Fundamentos de sistemas digitales”, editorial PRENTICE HALL