UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL

INSTITUTO DE INFORMÁTICA
Cursos de Graduação: Engenharia de Computação / Ciência da
Computação / Engenharia Física

TRABALHO 1

Disciplina: INF01185 - Concepção de Circuitos Integrados I

Semestre 2017/2
Prof. Sergio Bampi

TRABALHO PRÁTICO 1 - Layout e simulação do INVERSOR CMOS

Básico . Mínima área do inversor INV_1X.

OBJETIVO: O aluno deverá fazer o login no servidor, familiarizar-se com o

servidor de EDA (S.O. Linux), fazer o “setup” de “shell” e “paths”, e familiarizar-se
com o ambiente de software de EDA Virtuoso© da Cadence. O VirtuosoTM
permite edição de esquemáticos e de layout. O aluno deverá realizar tarefas
básicas de definições de ambiente, edição de esquemas (elétricos e lógicos), e
simulação elétrica (DC, transiente, etc.). Siga o tutorial indicado pelos monitores
do Lab para se familiarizar com o PDK e com o ambiente.

A seguir faça o layout de um inversor CMOS, verificação de layout, extração de

elementos de circuito parasitas a partir de layout e caracterização elétrica do
inversor CMOS. No relatório mostre com uma msg do Virtuoso que teu layout
passou em DRC e LVS.

A caracterização elétrica do inversor (INV_1X) que projetou deverá ser realizada

pelo aluno, que documentará no Relatório do Trabalho os seguintes resultados:

1- Função de transferência DC : Vout vs. Vin (curva). Margens de ruído High e

Low, calculadas a partir da função de transferência DC.
2- Valores (em ps = 10-12 s) dos tempos de resposta para o inversor projetado
(para condições de carga tais que Fan-In = Fan-out = 1 ; veja na seção
seguinte), a saber:
Determine por simulação elétrica: Tphl, Tplh, T rise e Tfall.
3- Potência consumida pelo Inversor projetado, à freqüência de chaveamento
de Fo = 200 MHz, utilizando o método explanado em a) , b) e c) abaixo.
4- Cálculo da energia média (em pJ) consumida por um (e apenas um) par de
transições LH e H na saída de um inversor.

Metodologia:
I. Utilize o ambiente Virtuoso© da Cadence para realizar o layout de um inversor.
Siga o tutorial indicado no Laboratório. Utilize e obedeça as regras de layout e os
parâmetros do Physical Design Kit da empresa AMS para a tecnologia CMOS
0.35um (processo C35B4, com até 04 camadas de metal).
O aluno deverá realizar o leiaute utilizando para os transistores o comprimento
mínimo de canal permitido pelas regras de desenho da fábrica.

Parâmetros livres de projeto: Wp e Wn dos transistores, de forma que

Wp=1,5*Wn. O aluno pode ou não utilizar a técnica de “folding” do transistor em
múltiplos transistores em paralelo.

Para caracterizar potência e atraso de um inversor INV_1X o aluno deve :

a) Concluir o layout e a verificação da correção do mesmo, para uma
célula INV_1X. Tem de estar OK no DRC e na verificação LVS.
b) Instanciar esta célula 3 vezes, gerando uma célula_mãe INV_F3 .
Aprenda o que é instanciação de célula no ambiente do Virtuoso.
c) Utilizar uma simulação transiente em que a saída de INV_F3 tenha
uma carga CL= 50fF, e o 1º. estágio deve ser estimulado por uma forma
de onda LHL , de duração 5 ns, e trise=tfall na entrada (Tin) igual a
0,1nseg = 100 pseg.

IMPORTANTE: Restrições a serem utilizadas neste layout:

- Faça para as trilhas de alimentação linhas de Metal_1 (M1) a largura de 2
m.
- A altura da célula (do centro das linhas GND e VDD em M1) deve ser de 12
m.
- O aluno deve fazer o layout minimizando a largura da célula INV_1X e fazendo
com que a instanciação da célula permita a interconexão de Vdd e GND pelo
“abutment” das mesmas.
- No layout da célula não é permitido utilizar polígonos de Metal3 (M3) e Metal4
(M4).

ENTREGA do RELATÓRIO: Dia 17-10-2017 até 23h55 (o Relatório, em

arquivo .pdf, deve ser carregado no grupo moodle da disciplina:
moodle.inf.ufrgs.br )

BIBLIOGRAFIA BÁSICA

- Rabaey, J., Chandrakasan, A., Nikolic, B. - ”Digital Integrated Circuits – A

Design Perpective”. Prentice Hall, 2003, 2a. Edição.

BIBLIOGRAFIA COMPLEMENTAR

- Folheto: AMS 0.35um CMOS C35 Design Rules, revisão 2.0, 2003.