INSTITUTO POLITECNICO NACIONAL

ESCUELA SUPERIOR DE INGENIERIA

MECANICA Y ELECTRICA
UNIDAD ZACATENCO
Ingeniería en Control y Automatización.
Laboratorio de Circuitos lógicos
Practica No. 7
“Sumador-Restador con decodificador”
No. Equipo 6
Grupo: 4AM1
Integrantes:

 Enrique Romero Blanco

 Salvador Zambrano Rubin

Profesora
Ing. Teresita Suárez Pedraza
Fecha de Realización:
23/05/16
Fecha de entrega:
30/05/16
 Objetivo

Elaborar un circuito sumador-restador de 4 bits, que muestre la salida en displays de 7

segmentos, es decir utilizando decodificadores.

Marco Teórico.

Sumador binario

Un sumador binario es un circuito digital que produce la suma aritmética de dos números
binarios. Es posible construirlos con sumadores completos dispuestos en cascada,
conectando el acarreo de salida de cada sumador completo al acarreo de entrada del
siguiente sumador completo de la cadena.

La figura 1 muestra la interconexión de cuatro circuitos sumadores completos para formar

un sumador binario de 4 bits con acarreo.

Figura 1 Sumador de cuatro bits

Restador binario

La forma más conveniente de efectuar la resta de números binarios sin signo es utilizando
complementos. La resta de A-B se efectúa obteniendo el complemento a dos de B y
sumándolo a A. El complemento a dos se obtiene calculando el complemento a 1 y sumando
1 al par de bits menos significativos.

Decodificadores

En los sistemas digitales, las cantidades discretas de información que se representan con
códigos binarios. Un código binario de n bits puede representar hasta 2n elementos distintos
de información codificada. Un decodificador es un circuito combinacional que convierte
información binaria de n líneas de entrada a un máximo de 2n líneas de salida distintas.

Algunos decodificadores se construyen con compuertas NAND.

 Planteamiento del problema.

Diseñar un codificador de un número decimal a un código BCD de 10 entradas y 4 salidas.

Material

Cantidad Equipo
1 Multímetro
1 Fuente de corriente continua
Material
1 CI XOR (7486)
2 CI 74283
1 CI 7408
1 CI 7432
2 CI 7447
1 CI 7404
2 DIP switch de 4 entradas
7 Resistores de 220 Ω a ½ W
8 Resistores de 1kΩ a ½ W
1 Protoboard
1 Cable telefónico
1 Pinzas de corte y de punta
2 Display de 7 segmentos (ánodo común)

Tabla 1. Materiales y equipo

Desarrollo.

1. Analizar el problema y obtener la tabla de verdad.

Bit de entrada Bit de entrada Bit de entrada Bit de salida de la Bit de salida del
del primer del sumando del acarreo suma acarreo
sumando B CENT S CSAL
A

0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
 1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Bit de entrada Bit de entrada Bit de entrada Bit de salida de la Bit de salida del
del primer del sumando del acarreo suma acarreo
sumando B CENT S CSAL+1
A

0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1

SUMA BCD C DECIMAL

∑5 ∑4 ∑3 ∑2 ∑1

0 0 0 0 0 0 0
0 0 0 0 1 0 1
0 0 0 1 0 0 2
0 0 0 1 1 0 3
0 0 1 0 0 0 4
0 0 1 0 1 0 5
0 0 1 1 0 0 6
0 0 1 1 1 0 7
0 1 0 0 0 0 8
0 1 0 0 1 0 9

0 1 0 1 0 1 10
0 1 0 1 1 1 11
0 1 1 0 0 1 12
0 1 1 0 1 1 13
0 1 1 1 0 1 14
 0 1 1 1 1 1 15
1 0 0 0 0 1 16
1 0 0 0 1 1 17
1 0 0 1 0 1 18
1 0 0 1 1 1 19

Tabla 2. Tablas de verdad del problema analizado

2. Implementación del circuito mediante compuertas lógicas.

VCC

U6
VCC
5.0V 7 A OA 13 b a CA
A1 1 B OB 12 c
A2 2 C OC 11 d U7
A3 6 D OD 10 e
A4 OE 9 f
3 ~LT OF 15 g U15 U16
S1 S2 5 ~RBI OG 14
4 ~BI/RBO A B C D E F G
D1
12 A4 SUM_4 10 7 A OA 13 D2
S4 14 A3 SUM_3 13 1 B OB 12 D3
S3 3 A2 SUM_2 1 2 C OC 11 D4
VCC74LS47D S2
S1
5 A1 SUM_1 4 6 D OD 10
9
D5
D6
OE
A4 11 B4 3 ~LT OF 15 D7
15 B3 5 ~RBI OG 14
A3 U5 a bc de f g 2 B2 4 ~BI/RBO
S2 U13A 6 B1
A2 S4
12 A4 SUM_4 10 S3 S4 U14A 7 C0 C4 9
A1 A4 14 A3 SUM_3 13 S2 74LS47D
A3 3 A2 SUM_2 1 S1
C4 A2 5 A1 SUM_1 4 S3 7408N
U12A VCC VCC VCC
A1 U14B 74283N
C3 11 B4 S4 7432N
B3 15 B3
C2 B2 2 B2
B1 6 B1 7408N
C1 B0 U10A 7432N
7 C0 C4 9 U11A CA CA

B3 U19 U17
74283N 7408N
7404N
U18
A B C D E F G A B C D E F G
B2 E1
7 A OA 13 E2
VCC 1 B OB 12 E3
2 C OC 11 E4
6 D OD 10 E5
B1 OE 9 E6
3 ~LT OF 15 E7 E1
E2E3
E4E5
E6E7
5 ~RBI OG 14
4 D1
D2D3
D4D5
D6D7
U8 ~BI/RBO
B0 C1 A11 CA
C2 7 A OA 13 A21
C3 1 B OB 12 A31 U9 74LS47D
C4 2 C OC 11 A41
6 D OD 10 A51
OE 9 A61
3 ~LT OF 15 A71
5 14 VCC
S3 4
~RBI OG A B C D E F G
~BI/RBO

VCC 74LS47D
Tecla = Espacio
A11
A21A31
A41
A51
A61
A71

VCC

Figura 1.- Circuito lógico

 VCC

U6
VCC
5.0V 7 A OA 13 b a CA
A1 1 B OB 12 c
A2 2 C OC 11 d U7
A3 6 D OD 10 e
A4 OE 9 f
3 ~LT OF 15 g U15 U16
S1 S2 5 ~RBI OG 14
4 ~BI/RBO A B C D E F G
D1
12 A4 SUM_4 10 7 A OA 13 D2
S4 14 A3 SUM_3 13 1 B OB 12 D3
S3 3 A2 SUM_2 1 2 C OC 11 D4
VCC74LS47D S2
S1
5 A1 SUM_1 4 6 D OD 10
9
D5
D6
OE
A4 11 B4 3 ~LT OF 15 D7
15 B3 5 ~RBI OG 14
A3 U5 a bc de f g 2 B2 4 ~BI/RBO
S2 U13A 6 B1
A2 S4
12 A4 SUM_4 10 S3 S4 U14A 7 C0 C4 9
A1 A4 14 A3 SUM_3 13 S2 74LS47D
A3 3 A2 SUM_2 1 S1
C4 A2 5 A1 SUM_1 4 S3 7408N
U12A VCC VCC VCC
A1 U14B 74283N
C3 11 B4 S4 7432N
B3 15 B3
C2 B2 2 B2
B1 6 B1 7408N
C1 B0 U10A 7432N
7 C0 C4 9 U11A CA CA

B3 U19 U17
74283N 7408N
7404N
U18
A B C D E F G A B C D E F G
B2 E1
7 A OA 13 E2
VCC 1 B OB 12 E3
2 C OC 11 E4
6 D OD 10 E5
B1 OE 9 E6
3 ~LT OF 15 E7 E1
E2E3
E4E5
E6E7
5 ~RBI OG 14
4 D1
D2D3
D4D5
D6D7
U8 ~BI/RBO
B0 C1 A11 CA
C2 7 A OA 13 A21
C3 1 B OB 12 A31 U9 74LS47D
C4 2 C OC 11 A41
6 D OD 10 A51
OE 9 A61
3 ~LT OF 15 A71
5 14 VCC
S3 4
~RBI OG A B C D E F G
~BI/RBO

VCC 74LS47D
Tecla = Espacio
A11
A21A31
A41
A51
A61
A71

VCC

VCC

U6
VCC
5.0V 7 A OA 13 b a CA
A1 1 B OB 12 c
A2 2 C OC 11 d U7
A3 6 D OD 10 e
A4 OE 9 f
3 ~LT OF 15 g U15 U16
S1 S2 5 ~RBI OG 14
4 ~BI/RBO A B C D E F G
D1
12 A4 SUM_4 10 7 A OA 13 D2
S4 14 A3 SUM_3 13 1 B OB 12 D3
S3 3 A2 SUM_2 1 2 C OC 11 D4
VCC74LS47D S2
S1
5 A1 SUM_1 4 6 D OD 10
9
D5
D6
OE
A4 11 B4 3 ~LT OF 15 D7
15 B3 5 ~RBI OG 14
A3 U5 a bc de f g 2 B2 4 ~BI/RBO
S2 U13A 6 B1
A2 S4
12 A4 SUM_4 10 S3 S4 U14A 7 C0 C4 9
A1 A4 14 A3 SUM_3 13 S2 74LS47D
A3 3 A2 SUM_2 1 S1
C4 A2 5 A1 SUM_1 4 S3 7408N
U12A VCC VCC VCC
A1 U14B 74283N
C3 11 B4 S4 7432N
B3 15 B3
C2 B2 2 B2
B1 6 B1 7408N
C1 B0 U10A 7432N
7 C0 C4 9 U11A CA CA

B3 U19 U17
74283N 7408N
7404N
U18
A B C D E F G A B C D E F G
B2 E1
7 A OA 13 E2
VCC 1 B OB 12 E3
2 C OC 11 E4
6 D OD 10 E5
B1 OE 9 E6
3 ~LT OF 15 E7 E1
E2E3
E4E5
E6E7
5 ~RBI OG 14
4 D1
D2D3
D4D5
D6D7
U8 ~BI/RBO
B0 C1 A11 CA
C2 7 A OA 13 A21
C3 1 B OB 12 A31 U9 74LS47D
C4 2 C OC 11 A41
6 D OD 10 A51
OE 9 A61
3 ~LT OF 15 A71
5 14 VCC
S3 4
~RBI OG A B C D E F G
~BI/RBO

VCC 74LS47D
Tecla = Espacio
A11
A21A31
A41
A51
A61
A71

VCC
 VCC

U6
VCC
5.0V 7 A OA 13 b a CA
A1 1 B OB 12 c
A2 2 C OC 11 d U7
A3 6 D OD 10 e
A4 OE 9 f
3 ~LT OF 15 g U15 U16
S1 S2 5 ~RBI OG 14
4 ~BI/RBO A B C D E F G
D1
12 A4 SUM_4 10 7 A OA 13 D2
S4 14 A3 SUM_3 13 1 B OB 12 D3
S3 3 A2 SUM_2 1 2 C OC 11 D4
VCC74LS47D S2
S1
5 A1 SUM_1 4 6 D OD 10
9
D5
D6
OE
A4 11 B4 3 ~LT OF 15 D7
15 B3 5 ~RBI OG 14
A3 U5 a bc de f g 2 B2 4 ~BI/RBO
S2 U13A 6 B1
A2 S4
12 A4 SUM_4 10 S3 S4 U14A 7 C0 C4 9
A1 A4 14 A3 SUM_3 13 S2 74LS47D
A3 3 A2 SUM_2 1 S1
C4 A2 5 A1 SUM_1 4 S3 7408N
U12A VCC VCC VCC
A1 U14B 74283N
C3 11 B4 S4 7432N
B3 15 B3
C2 B2 2 B2
B1 6 B1 7408N
C1 B0 U10A 7432N
7 C0 C4 9 U11A CA CA

B3 U19 U17
74283N 7408N
7404N
U18
A B C D E F G A B C D E F G
B2 E1
7 A OA 13 E2
VCC 1 B OB 12 E3
2 C OC 11 E4
6 D OD 10 E5
B1 OE 9 E6
3 ~LT OF 15 E7 E1
E2E3
E4E5
E6E7
5 ~RBI OG 14
4 D1
D2D3
D4
U8 ~BI/RBO
B0 C1 A11 CA
C2 7 A OA 13 A21
C3 1 B OB 12 A31 U9 74LS47D
C4 2 C OC 11 A41
6 D OD 10 A51
OE 9 A61
3 ~LT OF 15 A71
5 14 VCC
S3 4
~RBI OG A B C D E F G
~BI/RBO

VCC 74LS47D
Tecla = Espacio
A11
A21A31
A41
A51
A61
A71

VCC

VCC

U6
VCC
5.0V 7 A OA 13 b a CA
A1 1 B OB 12 c
A2 2 C OC 11 d U7
A3 6 D OD 10 e
A4 OE 9 f
3 ~LT OF 15 g U15 U16
S1 S2 5 ~RBI OG 14
4 ~BI/RBO A B C D E F G
D1
12 A4 SUM_4 10 7 A OA 13 D2
S4 14 A3 SUM_3 13 1 B OB 12 D3
S3 3 A2 SUM_2 1 2 C OC 11 D4
VCC74LS47D S2
S1
5 A1 SUM_1 4 6 D OD 10
9
D5
D6
OE
A4 11 B4 3 ~LT OF 15 D7
15 B3 5 ~RBI OG 14
A3 U5 a bc de f g 2 B2 4 ~BI/RBO
S2 U13A 6 B1
A2 S4
12 A4 SUM_4 10 S3 S4 U14A 7 C0 C4 9
A1 A4 14 A3 SUM_3 13 S2 74LS47D
A3 3 A2 SUM_2 1 S1
C4 A2 5 A1 SUM_1 4 S3 7408N
U12A VCC VCC VCC
A1 U14B 74283N
C3 11 B4 S4 7432N
B3 15 B3
C2 B2 2 B2
B1 6 B1 7408N
C1 B0 U10A 7432N
7 C0 C4 9 U11A CA CA

B3 U19 U17
74283N 7408N
7404N
U18
A B C D E F G A B C D E F G
B2 E1
7 A OA 13 E2
VCC 1 B OB 12 E3
2 C OC 11 E4
6 D OD 10 E5
B1 OE 9 E6
3 ~LT OF 15 E7 E1
E2E3
E4E5
E6E7
5 ~RBI OG 14
4 D1
D2D3
D4D5
D6D7
U8 ~BI/RBO
B0 C1 A11 CA
C2 7 A OA 13 A21
C3 1 B OB 12 A31 U9 74LS47D
C4 2 C OC 11 A41
6 D OD 10 A51
OE 9 A61
3 ~LT OF 15 A71
5 14 VCC
S3 4
~RBI OG A B C D E F G
~BI/RBO

VCC 74LS47D
Tecla = Espacio
A11
A21A31
A41
A51
A61
A71

VCC

Figura 2. Respuesta del circuito lógico a algunas entradas.

Figura 3. Circuito físico con ejemplos de salidas.
 Conclusiones.

Enrique Romero Blanco

En esta práctica elaboramos un sumador-restador de 4 bits, el cual entregaba a la salida el

resultado de la operación seleccionada mediante el uso de dos displays de 7 segmentos. En
donde al ser un resultado mayor a 9, se tenía que activar el segundo display, esto se
consiguió al visualizar las salidas de las sumas en BCD, donde nos percatamos que los valores
mayores a 9, eran los que tenían un 1 en la suma 4 y la suma 2, o en la suma 4 y en la suma
3, lo que nos sirvió para identificar cuando se tenía que visualizar un 1 o un 0 en las decenas,
para posteriormente sumar 6 unidades al número original, para finalmente obtener el
correspondiente número a cada display.

Salvador Zambrano Rubin

En esta práctica se diseñó un circuito el cual nos permite sumador o restador números en
código BCD los cuales ingresamos a un integrado (decodificador) para ingresar los a dos
display de 7 segmentos para que fuera más fácil visualizar los números ingresados, y también
se colocaron dos display de 7 segmentos a la salida para visualizar el resultado se
necesitaron dos display, ya que el sumador-restador es de 4 bits, para esto se necesitó
identificar las condiciones para activar el segundo display por ejemplo se tenía que
considerar cuando la suma o resta de esos dos números era mayor a 9 en las unidades para
que cambiara el estado del segundo display que estaba encargado de las decenas y así
lograr hacer las sumas o restas de una forma exitosa.