2014/1/10

電子構裝技術

林育德

Main Outline
• Electrical Package Trends and Fundamental
• Wire‐Bond, TAB Technology, Flip‐Chip 
Technologies
• IC package Roadmap

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Schematic representation of the
electronic package hierarchy(封裝層次分級)

• Zero level (wafer level)
• First level
• Second level 單一晶片封裝 多晶片封裝
• Third level
• Fourth level

Ref.[1]

封測代工 (OSAT) (Known good die,KGD)

Defective IC
Individual integrated circuits are 
tested to distinguish good die from 
bad ones.

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Electrical Package Trends
構裝之演化及趨勢

THMT:through‐hole mount technology 
DIP :dual in‐line package 
QFP :quad flat package PBGA: plastic ball grid array  SiP:System in package
TSOP:thin Small Outline Package FCBGA:Flip‐chip Ball Grid Array BGA :ball grid array 
SMT :surface mount technology  MCM :multi‐chip module  CSP :chip scale package 
CSP :chip scale package 

封裝之種類(封裝演進)

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Progress in Packaging(封裝演進)

• 構裝效率 (Package 
Efficiency，PE)=
IC晶片面積/整體構
裝面積
• Chip Scale Package 
(CSP)之PE>80%

The major functions of the 
electronics packages(封裝功能)

• Provide a path for the electrical 
current that powers the circuits 
on the IC chip (電能傳遞)
• Distribute the signals onto and 
off the IC chip (信號傳遞)
• Ease of testing, handing, 
reliability, and 
manufacturability (易於測試)
• Remove the heat generated by 
the circuits on the IC chip (傳熱) 
傳統封裝最大的考量！
• Support and protect the IC chip 
hostile environments (支撐與
保護)

Ref.[1]積體電路製程技術及設備技術手冊,張俊彥教授, 鄭晃忠教授

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Mechanical characteristics of
packing materials

熱膨脹係 彈性係 導熱係

數 數 數

Mechanical Design Considerations

• Thermal stress of plastic mold (熱
應力)
• Moisture induced cracking (水氣
吸收)
• TCE mismatch between package 
and PCB (散熱不匹配)
電解反應

水氣造成之劣化

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封裝製程之主要技術分類

• 以組合之IC晶片數
– 單晶片構裝（SCM）,多晶片構裝（MCM）
• 晶片黏結
– 共晶黏結法，玻璃膠黏結法，高分子膠黏結法,焊接黏結法
• 連線技術
– 打線連接，TAB技術，覆晶接合(Flip chip)
• 封蓋
– 陶瓷，塑膠
• 引線架(導線架)
– 鎳鐵合金，銅合金板

單一晶片(SCM)與多晶片(MCM)模組示意圖

Schematic representation of system packaging methods: (a) system‐on‐chip or wafer 
scale integration, (b) multichip module; or (c) single chip packaging. 
Vp = velocity of propagation, C0 = speed of light and εr = relative dielectric constant. 

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晶片黏結

Wire Bonding Technology

• Wire Bonding: (打線技術)‐傳統而成熟的封裝技術
– Ultrasonic bonding, 
– thermo‐compression bonding,
– thermo‐sonic bonding

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封蓋材料之分類(1)

封蓋材料之分類(2)
• Ceramic Package(高階產品)
– 良熱導體,電絕緣性,高可靠度,氣密式
– 過程:晶片黏結‐打線接合‐基板封蓋黏貼‐烘烤硬化‐
引腳鍍錫‐切割
• Plastic Package(主流)
– 薄型化構裝,低成本,製程簡單,自動化
– 過程:晶片黏結‐打線接合‐鑄模成型‐烘烤硬化‐引腳
鍍錫‐切割

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IC塑膠封裝流程

Tape Automated Bonding (TAB)
(卷帶自動接合技術)

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Tape Automated Bonding (TAB)

1. TAB技術的接合包括內引腳接合
與外引腳接合兩大部份。
2. 卷帶製作與凸塊化製程完成之後，
即可進行IC晶片與卷帶的內引腳
接合。
3. 內引腳接合以導具引導卷帶通過
接合機，再以接合工具壓下完成
卷帶引腳內端與IC晶片的接合，
它的過程如所示。
4. 外引腳接合係將內引腳接有IC晶
片的卷帶引導到構裝基板上，將
引 腳 外 端 衝 斷 (Excising) 與 成 型
(Forming)後，再以熱壓、迴銲或
異 方 性 導 電 膠 (Anisotropic
異方形導電膠 Conductive Adhesives，ACA)將接
有引腳之IC晶片搭載到構裝基板
C 上，它的過程如所示。

Tape Automated Bonding (TAB)

1. 完成內引腳接合與電性測試後，
IC晶片與引腳接合面必須以再
塗佈上環氧樹酯或矽膠
(Silicone)以避免環境濕氣、
壓力、震動等引致的損毀。
2. 樹酯可以戳印或點膠的方法進
行塗佈，其可包覆整個IC晶片
或僅塗佈完成內引腳接合的晶
片表面。
B
3. 樹酯應選擇密封性佳，應力小
的種類；塗佈過程中應注意厚
度與形狀變化；烘烤硬化時應
注意加溫條件控制，以避免氣
泡與應力的產生。

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覆晶 (Flip Chip)
• 覆晶技術起源於1960年代，當時IBM發展出所謂之C4(Controlled 
Collapse Chip Connection)技術，以取代傳統打線接合(wire bonding)。
近年來因為專利過期，再加上半導體技術和產品的蓬勃發展，以及對
尺寸、速度和成本下降的需求之下，人們開始對覆晶技術恢復記憶，
並開始進行一連串與覆晶技術相關之材料、製程、設備等研發與應用，
使得覆晶封裝躍升為構裝產業的明日之星。

覆晶技術之優勢

此外尚有接合引線短、傳輸遲滯低、Self‐Inductance低等
優勢。

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覆晶 (Flip Chip)

廣義的覆晶技術(Flip Chip)泛指將晶片翻轉後，以面朝下的方式透過金屬導體與基
板進行接合。
一般而言，金屬導體包括有金屬凸塊、捲帶接合、異方性導電膠、高分子凸塊、
打線成球等。覆晶凸塊成型的方法很多，常見者有蒸鍍、濺鍍、電鍍、印刷、打
線成型、噴射成型等。凸塊材料依不同的需求，有高溫錫鉛、低溫錫鉛、金、鎳
、銅等。

凸塊（Solder Bump）接點製作

錫鉛合金是目前最常被使用當作覆晶接合的材料之一。
一個可靠性的錫鉛凸塊（Solder Bump）接點，主要有兩部分：

(1) Ball Limiting Metallurgy (BLM)又稱 Under Bump Metallurgy 

(UBM)
(2) 錫鉛球(Solder Ball)

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Flip‐chip‐on‐board

• 銲錫凸塊之製作
– 鍍玻璃-密封保護
– 黏著層-Cr
– 擴散障層-Cr-Cu
– 保護層-Cu
– 鉛錫合金(100um)
– 熱處理
銲錫凸塊的製作方法為，先在IC晶片表面鍍上玻璃保
護層以提供密封保護並防止銲錫的任意潤溼，在接墊
位置上開出導孔後再濺鍍上如鉻-銅-金等之多層金屬
薄膜(通稱為UBM，Under Bump Metallurgy)，以提供
黏著、擴散障礙、增進銲錫潤濕與防止氧化等功能，
隨後再以蒸鍍(1)、沉浸(Dipping)或超音波點銲
(Ultrasonic Soldering)的技術將100至125m m厚的鉛
-錫合金鍍上
在後續的接合熱處理過程中，銲錫熔融時之表面張力
效應將使銲錫層轉變成球形的銲錫凸塊。使用覆晶接
合的構裝基板接墊上相對地也須鍍上多層金屬薄層(稱
為Top Surface Metallurgy，TSM)，以利銲錫凸塊接
合時的潤濕。

Under‐bump Methods
多層金屬薄膜
Cr-Cr:Cu-Cu-(Au); Ti-Ti:W-Ni:V-(Au); Al-Ni:V-Cu
UBM Methods:
Cr-Cr:Cu-Cu; Ti-Ti:W-Cu; Ti-Ti:W-Ni

The process:
Wafer degassing
In situ oxide etch
Deposit Cr(100nm)
Deposit Cr:Cu (80nm)
Deposit Cu (>400nm)
Deposit Au (50nm)

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Comparison of Core Technology

of IC Packaging

Properties of current first level chip interconnection technologies. 

Environmental Test
• Temperature Cycle ‐先100~150度/24小時，再0度/24
小時
• Thermal Shock ‐先100度/1分，再‐23度/1分
• Mark Permanency‐泡在三氯乙烯20分
• Centrifugal Test‐以離心機轉動1小時看元件焊線是否
脫落
• Tin Adherence Test‐在壓力鍋中數小時
• 8585 Test‐在85%相對溼度與85度中之抵抗力
• Salt Spray Test‐抵抗海水與鹽氣 之能力
• Burn In Test‐連續使用壽命測試

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Reliability tests performed to detect 
package‐induced failures

SiP Applications

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Wafer Level Packaging 

IC package Roadmap

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References

• The implementation of flip-chip technologies, Zaheed S. Karim,

April, 1999/6/3
• Electronic packaging design, materials, process, and reliability,
John Lau, C. P. wong, John L. Prince, Wataru Nakayama
• 積體電路製程技術及設備技術手冊,張俊彥教授, 鄭晃忠教授.
• 微系統構裝基礎,陳立軒等譯，高立.
• 微電子材料與製程,陳力俊主編,材料科學學會(網路版).

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