Transferencia Mejorar el error en PI 𝑠 + 𝑧𝑐 1. Incrementa el tipo de 𝐾 estado estable. 𝑠 sistema 2. El error se hace cero 3. El cero ubicado en –Zc es pequeño y negativo 4. Se requieren circuitos activos Mejorar el error en Atraso de fase 𝑠 + 𝑧𝑐 1. Mejora el error pero no lo 𝐾 estado estable. 𝑠 + 𝑃𝑐 lleva cero. 2. El polo ubicado en –Pc es pequeño y negativo. 3. El cero ubicado en –Zc está cerca y a la izquierda del polo en –Pc. 4. No se requieren circuitos activos Mejorar la repuesta PD 𝐾(𝑠 + 𝑧𝑐 ) 1. Se selecciona un cero transitoria. ubicado en –Zc para poner el punto de diseño sobre el LGR. 2. Se requieren circuitos activos. 3. Puede causar ruido y saturación; implementar con realimentación de velocidad o con un polo (adelanto). Mejorar la repuesta Adelanto de 𝑠 + 𝑧𝑐 1. Se selecciona un cero 𝐾 transitoria. fase 𝑠 + 𝑃𝑐 ubicado en –Zc y un polo en –Pc para poner el punto de diseño sobre el LGR. 2. El polo en –Pc es más negativo que cero el –Zc. 3. No se requieren circuitos activos. Función Compensador Función de Transferencia Características Mejorar el error PID (𝑠 + 𝑧𝑎𝑡𝑟𝑎𝑠𝑜 )(𝑠 + 𝑧𝑎𝑑𝑒𝑙𝑎𝑛𝑡𝑜 ) 1. El cero ubicado en – 𝑍𝑎𝑡𝑟𝑎𝑠𝑜 y polo en 𝐾 en estado estable 𝑠 el origen mejoran el error en estado y la respuesta estable. transitoria. 2. El cero ubicado en – 𝑍𝑎𝑑𝑒𝑙𝑎𝑛𝑡𝑜 mejoran la respuesta transitoria. 3. El cero ubicado en – 𝑍𝑎𝑡𝑟𝑎𝑠𝑜 esta cerca y a la izquierda der origen. 4. Se selecciona un cero de ubicado en – 𝑍𝑎𝑑𝑒𝑙𝑎𝑛𝑡𝑜 para poner el punto de diseño sobre el LGR. 5. Se requieren circuitos activos. 6. Puede causar ruido y saturación; implementar con realimentación de velocidad o con un polo adicional. Mejorar el error Adelanto- (𝑠 + 𝑧𝑎𝑡𝑟𝑎𝑠𝑜 )(𝑠 + 𝑧𝑎𝑑𝑒𝑙𝑎𝑛𝑡𝑜 ) 1. Se usa un polo de atraso de fase 𝐾 en estado estable Atraso de fase (𝑠 + 𝑃𝑎𝑡𝑟𝑎𝑠𝑜 )(𝑠 + 𝑃𝑎𝑑𝑒𝑙𝑎𝑛𝑡𝑜 ) ubicado en –𝑃atraso y un cero de y la respuesta atraso de fase en −𝑍𝑎𝑡𝑟𝑎𝑠𝑜 para transitoria. mejorar el error en estado estable. 2. Se usa un polo de adelanto de fase ubicado en –𝑃adelanto y un cero de adelanto de fase en −𝑍𝑎𝑑𝑒𝑙𝑎𝑛𝑡𝑜 para mejorar la respuesta transitoria. 3. El polo de atraso de fase ubicado en −𝑃atraso es pequeño y negativo. 4. El cero de atraso de fase ubicado en −𝑧atraso esta cerca y a la izquierda del polo de atraso de fase ubicado en −𝑃atraso 5. Se selecciona el cero de adelanto de fase ubicado en −𝑍𝑎𝑑𝑒𝑙𝑎𝑛𝑡𝑜 para poner el punto de diseño sobre el LGR. 6. El polo de adelanto de fase ubicado en −𝑃𝑎𝑑𝑒𝑙𝑎𝑛𝑡𝑜 es más negativo que el cero de adelanto de fase. 7. No se requieren circuitos activos.