Inverter CMOS

Schema di invertitore CMOS

NMOS, PMOS

Tensione substrato-source
VBS = 0
No body effect
 Equazioni NMOS

ID = KN (VGS - VTH,N )2

per VDS > VGS - VTH,N (pinch-off)

ID = KN [2(VGS - VTH,N ) VDS – VDS2]

per VDS < VGS - VTH,N (triodo)

G
1 WN
KN = µN C OX
LN
S
2
Caratteristiche I-V per un transistore NMOS con
KN = 25 mA/V2 e rapporto di forma W/L =2

VGS = 2 V
 Equazioni PMOS

1 W 2
I D ,sat = µ pC ox
2 L
( )
V GS − VTH ,P

1 W" 2 %

2 L#
( )
I D ,tri = µ pC ox $2 V GS − VTH ,P V DS −V DS '
&

1 WP
KP = µP C OX
2 LP µN = 2.5 µP
 Analisi grafica per VI = VDD

S
avere una tensione ID
positiva in ingresso
equivale a porre a
D
1 il bit (tensione
alta)
D

questa corrente S
deve entrare nel
drain NMOS
unico punto in cui si incontrano. punto di
soluzione del problema. si nota anche
l'inversione. per una Vdd positiva in ingresso
vediamo che abbiamo una Vout=0

NMOS conduce se VGSN > VTH,N > 0 VO = VDSN

VDD > VTH,N ⇒ NMOS acceso VDSP = VO –VDD

PMOS conduce se VGSP < VTH,P < 0

VGSP = 0 ⇒ PMOS spento VI = VDD ⇒ VO = 0
 Analisi grafica per VI = 0

VGSN = 0 ⇒ NMOS spento

VGSP = - VDD < VTH,P < 0 ⇒ PMOS acceso

VI = 0 ⇒ VO = VDD

ID
Costruzione grafica della caratteristica di
trasferimento per un invertitore CMOS
 Caratteristica dell’inverter CMOS

ID n
Vin = 0 Vin = 2.5

PMOS Vin = 0.5 Vin = 2 NMOS

Vin = 1 Vin = 1.5

Vin = 1.5 Vin = 1
Vin = 1.5 Vin = 1
Vin = 2 Vin = 0.5

Vin = 2.5 Vin = 0

Vout
0 VDD
 Se KP = KN e |VTH,P| = VTH,N ,
la caratteristica dell’inverter è perfettamente simmetrica

1 W
KN = µ N COX N
2 LN

µ N ≅ 2.5µ P

Quindi KP = KN se:

WP W
= 2.5 N
LP LN
 A-B:
NMOS off
PMOS triodo

B-C:
VDD NMOS pinch-off
PMOS triodo

C-D:
NMOS pinch-off
PMOS pinch-off

D-E:
NMOS triodo
PMOS pinch-off

0
VT,N VIL,max VDD - |VT,P | VDD

E-F:
VIH,min NMOS triodo
PMOS off
ID B-C

PMOS triodo

NMOS pinch-off

VO
ID D-E
NMOS
triodo

PMOS pinch-off

VO
 C-D
ID
PMOS pinch-off

NMOS pinch-off

VO
ID
NMOS pinch-off

PMOS pinch-off

VO
 Margini di rumore

NMH = VDD - VIH,min

NML = VIL,max

3 VTH
NMH = NM L = V DD +
8 4

VTH = VTH,N = |VTH,P |

 Calcolo di VIH,min
KP = KN |VTH,P| = VTH,N = VTH

IDN = IDP ⇒ 2(VI - VTH)VO - VO2 = (VDD – VI - VTH )2

*
Derivando rispetto a VI :
dV O dV O
(
2 V I −VTH ) dV + 2V O − 2V O
dV I
(
= −2 V DD −V I −VTH )
I

dV O
= −1 per V I = V IH ,min
dV I
Quindi:

-2(VIH,min - VTH) + 4VO = -2(VDD – VIH,min - VTH )

V DD # &
1 %V DD
V IH ,min =VO +
2
⇒ VO =
4 %$ 2
−VTH (
(
'
(sostituendo V IH ,min )
nella *

" %
1 $ 5V DD
V IH ,min = −VTH '
4 $# 2 '
&
Effetto del rapporto tra KP e KN sul valore
della soglia logica VSL
Effetto del rapporto tra KP e KN sul valore
della soglia logica VSL

Il valore della soglia logica si ottiene eguagliando

Le correnti dei due MOS nella regione di pinch-off

KP (VDD – VI – |VTH,P | )2 = KN (VI – VTH,N)2

Per VI = VSL:

KP # &
%$V DD − VTH ,P (' +VTH ,N
KN
V I ≡ V SL =
KP
1+
KN
 Ritardo di propagazione di un
V
inverter CMOS V
DD DD

CDB,P
Vin Vout1 Vin Vout2

CDB,N CIN

CIN = CG,N + CG,P

Vout
Vin Vout2
CL
CL = CG,N + CG,P + CDB,N + CDB,P
 Capacità parassite

CDB,N = capacità drain – bulk (substrato)

CG,N = capacità di gate

CG,N = COX WN LN

WN = larghezza di gate

LN = lunghezza di gate

COX = capacità dell’ossido di gate per unità di area

 VDD

VTH = VTH,N = |VTH,P |

Vin Vout WP WN
KN = KP ⇒ = 2.5
CL LP LN
VIN : 0 → 1
+ VDD

V IN = 0 ⇒ V O = V DD ⇒ NMOS spento
V IN = +V DD ⇒ V GS ,N = +V DD > VTH ,N ⇒ NMOS acceso, PMOS spento
Tempo di propagazione :
VDD
VO = VDD ⇒ VO =
2
VDD
VDS, N = VDD ⇒ VDS, N =
2
 Definizione delle grandezze dinamiche
di un invertitore

t PHL + t PLH
tP =
2

VIN + VDD

Ritardo di
propagazione
 Circuito semplificato per il calcolo dei tempi
Circuito semplificato per il calcolo dei tempi
di propagazione
di propagazione
Caratteristica ID = f(VDS,N)
Caratteristica
per VGS,NID==Vf(VDS,N)
DD
per VGS,N = VDD
VDD

Vout

ID CL ID = KN (VI – 2VTH,N)2= KN (VI2– VTH,N)2

ID = KN (VI – VT,N) = K (VI – VT,N)
fra VDS = VDD e VDS = VDD /2
fra VDS = VDD e VDS = VDD /2

Vin = V DD
Ritardo di propagazione
ID
VO = VDD − t
CL
A t = t PHL :
VDD I
= VDD − D t PHL
2 CL
VDD
CL
t PHL = 2
ID

C LV DD
t PHL = 2
= t PLH
(
2K N V DD −VTH )
Analisi grafica dei transitori di commutazione
in un invertitore CMOS
(a) transitorio di scarica di CT
(b) transitorio di carica di CT
 Ritardo di propagazione

tP =
(C G ,N )
+ C G ,P V DD
2

(
2K N V DD −VTH )
Per ridurre il ritardo :
1 WN
KN = µ N COX ⇒ usare la min ima lunghezza di gate L MIN
2 LN
dim inuire C L
aumentare la tensione di a lim entazione VDD

WP W WP W
KN = KP ⇒ = 2.5 N ⇒ = 2.5 N
LP LN L MIN L MIN
WP = 2.5WN ⇒ CG,P = 2.5CG,N
(CG,P = COX WP L P )
 Ritardo di propagazione
3.5C G ,NV DD C G ,N W N LN
tP = ∝ ∝ ∝ L2N
2
KN WN
(
2K N V DD −VT ) LN

Scelta migliore per LN e LP = lunghezza minima LMIN

Scelta migliore per WN = larghezza minima WMIN per ridurre

l’occupazione di area
 Ritardo di propagazione con
NMOS e PMOS ad area minima
WP WN WMIN
= = ⇒ KN ≠ KP
LP LN L MIN
CG , P = C G , N
2C G ,NV DD 2C G ,NV DD
t PHL = 2
t PLH = 2

(
2K N V DD −VTH ) (
2K P V DD −VTH )
t PHL + t PLH C G ,NV DD " 1 + 2.5 % 3.5C G ,NV DD
tP = =
2
$
$
'=
' 2
2 2
(
K N V DD −VTH ) # & 2K V −V
N ( DD TH )
Il ritardo è lo stesso del caso KN = KP

La scelta di utilizzare l’area minima per entrambi i MOS riduce i margini di rumore,
ma non penalizza il ritardo e consente un risparmio di area
 Dissipazione di potenza

Nell’inverter CMOS la dissipazione di potenza statica è

nulla, perché in entrambi gli stati uno dei MOS è spento
e quindi la corrente è nulla.

La dissipazione dinamica (relativa alle transizioni da uno

stato all’altro) è determinata da:

1)  corrente nei due MOS nella fase di transizione in cui

entrambi sono in conduzione: può essere considerata
trascurabile

2) corrente che carica la capacità di uscita

 (b) uscita logica bassa

VDD Dissipazione di potenza dinamica

PH = V+ IH PL = V+ IL

PD = f VDD2 CL
CL
I + IL
P =V + H Componente dominante
2

Not a function of transistor sizes!

Need to reduce CL , Vdd , and f to reduce power.
 Dissipazione di potenza statica
nelle tecnologie CMOS recenti
Ci sono alcune ragioni fisiche che determinano una
dissipazione di potenza statica diversa da zero nei sistemi
digitali basati su tecnologie CMOS recenti.

1)  Corrente inversa delle giunzioni P-N drain-substrato e

drain-source (in realtà presente anche in tecnologie meno
avanzate)

2)  Corrente sottosoglia

3)  Corrente di perdita del gate

 Leakage
Vdd

Vout

Drain Junction
Leakage

Sub-Threshold
Current

Sub-threshold current one of most compelling issues

Sub-Threshold Current Dominant Factor
in low-energy circuit design!
Reverse-Biased Diode Leakage
GATE

p+ p+
N

Reverse Leakage Current

+
V
- dd

IDL = JS × A

2
µmpA/µm2
JS = JS
1-5pA/
= 10-100 1.225µm
for a at degCMOS technology
C for 0.25µm CMOS
JS doubles for every 9 deg C!
Js double with every 9oC increase in temperature
Subthreshold Leakage Component
 Gate current
Charge carriers have a nonzero probability
(larger for electrons with respect to holes) gate

of directly tunneling through a silicon n+ poly

dioxide layer with a physical thickness < 2 Igso Igc Igdo
nm (100-nm scale CMOS). source drain
A reduction of physical oxide thickness
N+
of a few Å may give several orders of P-sub
N+

magnitude increase in the gate current.

This current results in an increase of the
static power consumption (manageable limit
of gate leakage current density = 1 A/cm2)
for digital circuits and might degrade analog
performance (shot noise in the gate current,
discharge of storing capacitors, current load
on global voltage references,…)
Gate dielectric nitridation increases the
dielectric constant, allowing for films with
a larger physical thickness as compared
with SiO2 (COX = εOX/tOX). This mitigates
the gate leakage current; however, its
value can sizably change in devices from
different foundries.
Valerio Re - VII Scuola Nazionale “Rivelatori ed Elettronica”, INFN – LNL, 5 aprile 2017 34