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Latches y

Multivibradores

Debo agradecer los textos e imágenes


que fueron tomadas del libro Técnicas
Digitales del Ing. Jorge Sinderman y del
libro Diseño Digital de John F. Wakerly

Autor : Ing. Daniel Acerbi © - Marzo 2018

Indice
 Introducción a los Circuitos Secuenciales
 Introducción :
– Circuitos Secuenciales de Modo Fundamental
– Circuitos Secuenciales Sincrónicos
 Esquema de los Circuitos Secuenciales de Modo Fundamental
 Latch SR
– Generalidades
– Latch SR con compuertas NOR
– Latch SR con compuertas NAND
– Formas de onda
– Ejemplos de uso
– Descripción en VHDL
 Latch D
– Circuito
– Formas de onda
– Descripción en VHDL
 Latch SR con compuerta de aislación
 Latch D con compuerta de aislación
 Descripción en VHDL
 Biestables
– Astable
– Monoestable
– Biestable
 Ejemplos de Biestables con distintos integrados TTL y CMOS

Autor : Ing. D. Acerbi © - 2018 2

Autor: Ing. Daniel Acerbi © 1


Introducción a Circuitos Secuenciales
 Un Circuito Secuencial es un circuito lógico, cuyas
salidas son función, no solo de las entradas que tiene
en ese momento, como en el caso de un circuito
combinacional, sino también de la historia previa de
esas entradas .
 Es un circuito que tiene memoria de la historia previa .
 Dos son las formas clásicas con las que se logra ese
tipo de comportamiento :
– Circuitos Secuenciales de Modo Fundamental, la memoria
se obtiene retroalimentando una o algunas de sus salidas
hacia las entradas .
– Circuitos Secuenciales Sincrónicos, la memoria se obtiene
usando unos dispositivos denominados Flip Flops y los
cambios de estado interno se producen en sincronismo
con una señal periódica llamada Reloj .
Autor : Ing. D. Acerbi © - 2018 3

Esquema de un Circuito Secuencial de Modo Fundamental

Salidas = f ( D, C, B, A, Estado Previo )

Entradas ( D,C, B, A ) Salidas

4
Circuito n
Combinacional
Excitaciones, Respuestas,
se identifican se identifican
con letras con letras
minúsculas mayúsculas

Nomenclatura habitual en los Ctos. Sec. De Modo Fundamental

Autor : Ing. D. Acerbi © - 2018 4

Autor: Ing. Daniel Acerbi © 2


Biestable o Latch SR
 Un circuito secuencial básico es el Biestable SR (Biestable y
Latch son sinónimos) .
 La génesis de este circuito es la siguiente :

S S = Set
Q
S
Q
Realimentación de la salida hacia la entrada,
mantiene Q=1 una vez que S vuelve a 0

 El funcionamiento del circuito es el siguiente :


– S pasa de 0 → 1 y la salida Q pasa de 0 → 1; si S→0 la
salida Q permanecerá en 1; debido a que la salida se
realimenta a la entrada.
– Seguirá Q=1 hasta que se desconecte la alimentación
del circuito .

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Biestable o Latch SR - Mejora


 Sería interesante, que el circuito anterior posea una señal
eléctrica que haga que Q→0 .
 Para ello debo cortar la realimentación con una compuerta
AND, mediante la señal R ( Reset ). Se genera un Latch SR
con Reset prioritario .
 El nuevo circuito es el siguiente : S = Set
S R = Reset
Q
S
R

R La uso para cortar la


realimentación
mediante la señal R Q

Si S=0 y Q=1, R pasa de 0→1 y coloca 0 en la


entrada realimentada, por lo tanto Q→0
Autor : Ing. D. Acerbi © - 2018 6

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Biestable o Latch SR - Agrego inversores
 Agrego al circuito 2 inversores en serie, para obtener Q, y
nada cambiará .
 Determino la existencia de 2 compuertas NOR .
Q
Compuerta NOR

Q
S

Compuerta NOR

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Latch SR - Con compuertas NOR

 Redibujo el circuito anterior, utilizando compuertas


NOR, e incluyo 2 salidas Q y Q .
Q
S

S ( set ) y R ( reset )
entradas del Latch SR
Q

S Q

Esquema del Latch SR

R Q

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Autor: Ing. Daniel Acerbi © 4


Latch SR - Tabla de Verdad
 Realizo la Tabla de verdad del Latch SR .
 Q : Indica, en la TV, el estado actual
 Q* : Indica, en la TV el nuevo valor de la salida del biestable .
Estado futuro
Q
S R Q Q* S
0 0 0 0
No cambia
0 0 1 1
0 1 0 0 R = 1, resetea el Q
circuito, Q=0
0 1 1 0
R
1 0 0 1
S = 1, setea el circuito,
1 0 1 1 Q=1 El Latch SR con Reset
prioritario se
1 1 0 X implementa con
Estado prohibido Q = Q compuertas NOR
1 1 1 X
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Latch SR - Con compuertas NOR


 Tabla de Verdad, Mapa de Karnaught, Ecuación
característica :
RQ
S R Q Q* S 00 01 11 10
0 0 0 0 0
0 1 0 0
0 0 1 1
1 1 X X
0 1 0 0 1

0 1 1 0
Q* = S + RQ Ec. característica
1 0 0 1
1 0 1 1
1 1 0 X Se debe evita que el Latch, trabaje con la
condición de entrada S=R=1 (estado
1 1 1 X prohibido), ya que las salidas valen Q = Q

Autor : Ing. D. Acerbi © - 2018 10

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Diagramas temporales Latch SR

S
S Q
ta ≥ tdLatch
R

R Q
Q

La salida Q cambiará de estado


solo si el ancho del pulso es
mayor o igual al td del Latch,
de lo contrario no podrá
responder al mismo

Autor : Ing. D. Acerbi © - 2018 11

Descripción en VHDL del Latch SR

S Q LIBRARY ieee;
USE ieee std_logic_1164.ALL;
ENTITY latchSR IS
R QN
PORT (s,r : IN std_logic;
q,qn : BUFFER std_logic);
Q y QN son END ENTITY latchSR;
salidas tipo buffer
( se las puede ARCHITECTURE ejemplolatch OF latchSR IS
leer dentro de la BEGIN
arquitectura )
qn <= s NOR q;
q <= r NOR qn;
END ARCHITECTURE ejemplolatch;

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Autor: Ing. Daniel Acerbi © 6


Descripción en VHDL del Latch SR
 Diagrama temporal

Estado Prohibido
S=R=1

Estado Prohibido
Q = QN comienzan indefinidos,
les deberíamos haber asignado Q = QN = 0
un valor inicial
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Latch SR - Con compuertas NAND


 Un circuito alternativo del Latch SR con compuertas NOR,
es el que se obtiene , por aplicación de la Ley de Shannon,
dicha ley justifica que un circuito lógico no modifica su
comportamiento si se reemplazan todas sus compuertas
por sus duales y si se invierten todas sus entradas y sus
salidas .

Q
Q S
S
Ley de Shannon

Q
Q
R
R

Latch con compuertas NOR Latch con compuertas NAND

Autor : Ing. D. Acerbi © - 2018 14

Autor: Ing. Daniel Acerbi © 7


Latch SR - Con compuertas NAND
 Tabla de verdad
Q
S

S/ R/ Q Q*
0 0 0 X Estado prohibido

0 0 1 X Q=Q Q

R
0 1 0 1
S = 0, setea el
circuito, Q=1
0 1 1 1
1 0 0 0
R = 0, resetea el En este Lach RS, se debe
1 0 1 0 circuito, Q=0 evitar que el Latch, trabaje
con la condición de entrada
1 1 0 0 S=R=0 (estado prohibido)
No cambia
1 1 1 1
Autor : Ing. D. Acerbi © - 2018 15

CD 4043 / 44

La tecnología de
fabricación de
estos Latches es
CMOS y todos los
latches poseen
salidas 3 estados.
Una única entrada
de habilitación
maneja las 4
salidas de c/u de
los latch .

Autor : Ing. D. Acerbi © - 2018 16

Autor: Ing. Daniel Acerbi © 8


Latch RS NOR Latch RS NAND
CD 4043 / 44

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Circuitos antirrebote
 Los circuitos antirrebote, se debe aplicar después de llaves o
pulsadores que activen o desactiven las entradas de los circuitos
lógicos .
 Si activo teóricamente una señal de entrada con una llave y un
inversor, las señales son las siguientes :

La señal pasa
limpiamente de 0→1
Autor : Ing. D. Acerbi © - 2018 18

Autor: Ing. Daniel Acerbi © 9


Circuitos antirrebote - Necesidad
 En la práctica al cerrar la llave, aparece, sobre los contactos una
señal que cambia de estado varias veces antes de estabilizarse .
 Si activo prácticamente una señal con una llave y un inversor, las
señales reales son las siguiente :

Transitorio de la
llave

Estos cambios, se producen Transitorio de


inevitablemente, por las la llave
imperfecciones en la superficie
de contacto de los terminales
de la llave, y al accionarse, la
llave, produce siempre falsos
contactos .
Los transitorios producidos
duran alrededor de 200 mseg Z

Autor : Ing. D. Acerbi © - 2018 19

Circuito antirrebote con 2 inversores


 La ventaja que Z
presenta este
circuito, es que
no utiliza
resistores, por lo
tanto simplifica el
diseño del CI.
Además sirve
tanto para los
rebotes del “0” y
del “1”

Desventaja, si bien las


salidas aparecen en
corto circuito
(alrededor de 35 ns), Z
las mismas no se
dañan
Autor : Ing. D. Acerbi © - 2018 20

Autor: Ing. Daniel Acerbi © 10


Circuito Antirrebote - Con Latch SR
 Los circuitos antirrebotes se pueden construir utilizando biestables
tipo SR, en el caso que no se admita la condición de corto circuito
en la salida de los inversores .
 Otro circuito típico antirrebote es el siguiente :
Q

R Terminal sobre
el que se
M
+Vcc produce el
rebote
Por el efecto N
rebote M=N=1, R Q
por lo tanto no
cambia la
salida
La llave pasa de M→N y se
N produce el efecto rebote

A la salida del latch Q pasa de


Q 1 →0, y mantiene su valor

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Circuito de encendido y apagado de un led con 2


pulsadores y latch
+Vcc

330Ω

ON El LED
S Q enciende
cuando Z=1

+Vcc

OFF Q
Z
R

Autor : Ing. D. Acerbi © - 2018 22

Autor: Ing. Daniel Acerbi © 11


Biestable o Latch D
 El Latch D, surge de agregar un inversor a las entradas
del Latch SR. Tiene una sola entrada denominada D .
 Al mencionado Biestable también se lo denomina Latch
Transparente .
 El circuito es el siguiente :

D S Q
El agregado del
inversor, evita la
posibilidad de
alcanzar el estado
prohibido ( S=R=1)
Q
R
S=D
R=D
Autor : Ing. D. Acerbi © - 2018 23

Latch D - TV y Ecuación característica


 La tabla de verdad surge de la del Latch SR y es la
siguiente :
D Q

S R Q Q* S=D

0 0 0 0 R=D
Q
0 0 1 1
0 1 0 0
0 1 1 0 Q
D 0 1
1 0 0 1 D Q Q*
0 0 0
1 0 1 1 0 0 0
0 1 0 1 1
1 1 0 X 1
1 0 1
1 1 1 X
1 1 1 Q* = D
Autor : Ing. D. Acerbi © - 2018 24

Autor: Ing. Daniel Acerbi © 12


Descripción en VHDL del Latch D

D Q LIBRARY ieee;
USE ieee std_logic_1164.ALL;
ENTITY latchD IS
QN
PORT (d : IN std_logic;
q,qn : BUFFER std_logic);

Q y QN son END ENTITY latchD;


salidas tipo buffer ARCHITECTURE ejemplolatchd OF latchD IS
( se las puede
leer dentro de la BEGIN
arquitectura ) q <= d;
qn <= not d;
END ARCHITECTURE ejemplolatchd;

Autor : Ing. D. Acerbi © - 2018 25

Descripción en VHDL del Latch D


 Simulación funcional

Autor : Ing. D. Acerbi © - 2018 26

Autor: Ing. Daniel Acerbi © 13


Latch D construido con Buffer

1 Q
D

0
LE

 Este tipo de latch D se construye utilizando un buffer no


inversor .
 La velocidad de conmutación de la llave electrónica (dos
compuertas de transmisión operando en contrafase) es
menor que el td del buffer .
 Si LE=1 el lazo de realimentación mantiene el dato que se
encuentra en la salida Q.
 Si LE=0 carga el dato, D=Q

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Latch D dinámico
1 Q
D

0
Cp
LE

 Este tipo de latch D se construye utilizando un buffer no inversor


y utilizando la capacidad parásita presente a la entrada del
mismo .
 La capacidad Cp es del orden de 0,5 a 2 pf.
 Si LE=0, el dato presente en D se hace presente en la salida Q,
el capacitor se carga a la tensión del dato .
 Si LE=1, llave abierta, el dato cargado sigue presente en la
salida Q ya que quedo, la tensión equivalente, almacenada en Cp.
 Si el Cp y la entrada del buffer son ideales, el dato nunca se
perderá .
 En la práctica es necesario refrescar el datos (los “1” ) y este
circuito da origen a una celda de memoria dinámica .

Autor : Ing. D. Acerbi © - 2018 28

Autor: Ing. Daniel Acerbi © 14


Latch con compuerta de Aislación
 Resulta conveniente, en el latch RS colocar las entradas S y
R en “0” (condición de no cambio), una vez que el dato fue
cargado en el latch .
 Para ello agregamos 2 compuertas AND y una entrada para
habilitar el latch que la denominamos Latch Enable (LE) .
Entradas Preparatorias

S S Q
La señal LE,
es una señal
asincrónica
LE
LE=0, retiene el dato
LE=1, cargo dato Q

R
R
Compuertas de Aislación

Autor : Ing. D. Acerbi © - 2018 29

Diagramas temporales Latch SR con compuertas


de aislación

LE
Pulso
disparado de
una manera
S no adecuada

ta ≥ tdLatch
Q
tm ≥ tdLatch

Las señales de S y R deben Los cambios de la salida Q solo


estar estables antes de que el se llevaran a cabo si la señal de
LE valga 1, esta es la manera LE=1, de lo contrario el Latch
correcta de disparar el Latch no cambiará de estado

Autor : Ing. D. Acerbi © - 2018 30

Autor: Ing. Daniel Acerbi © 15


Diagramas temporales Latch D con compuertas de
aislación

D Q LE

LE

Q D

Circuito equivalente
M del Latch D con Copia en la salida Q,
U
Q compuerta de lo que tiene en la
X
aislación realizado con entrada D
D un Multiplexor

LE

Autor : Ing. D. Acerbi © - 2018 31

74HC373

Maneja la habilitación
de todas las salidas

32
Autor : Ing. D. Acerbi © - 2018

Autor: Ing. Daniel Acerbi © 16


74HC373 - Tabla de verdad y especificaciones

Autor : Ing. D. Acerbi © - 2018 33

Descripción de un Latch D
con compuerta de aislación
 Para realizar la descripción del Lach D utilizaremos un
Bloque Process.
 Un Proceso describe el comportamiento de un circuito.
 Es una construcción de mayor nivel de abstracción;
respecto de las Asignaciones Concurrentes.
 Ideal para la descripción de Circuitos Secuenciales
Sincrónicos. Aunque también se puede describir lógica
Combinacional.
 Su uso esta ligado a un tipo de descripción “Algorítmica”.
 Describe comportamiento como una secuencia de
eventos.

Autor : Ing. D. Acerbi © - 2018 34

Autor: Ing. Daniel Acerbi © 17


El Bloque Process
 Sintaxis:

 Es un ambiente secuencial donde las sentencias se


procesan en orden.
 Los procesos que pueda tener una descripción se ejecutan
en paralelo.

Autor : Ing. D. Acerbi © - 2018 35

El Bloque Process
 Funcionamiento del Proceso:
– Al iniciarse todos los Procesos son ejecutados una vez;
de ahí en adelante todo depende de las señales.

 Lista Sensible:
– Un Proceso es invocado cuando una o mas señales,
incluidas en la Lista Sensible, cambian de estado.
– Un Proceso sin Lista Sensible es valido, pero se activa
con cualquier evento.
– El orden en la lista no tiene importancia.

Autor : Ing. D. Acerbi © - 2018 36

Autor: Ing. Daniel Acerbi © 18


Elementos sintácticos
 Los Elementos Sintácticos usuales dentro de los
Procesos son:
if <condición> then <acción 1> else <acción 2>
end if;
for <rango> loop <acción 1>; <acción 2>; end
loop;
while <condición> loop <acción 1>; end loop;
case <condición> is when <valor> => <acción>;
when <valor> => <acción>;
when <valor> => <acción>;
end case;
wait on <señal> until <expresión>;

Autor : Ing. D. Acerbi © - 2018 37

Descripción del Lach D con compuerta


de aislación

D Q

LE

Autor : Ing. D. Acerbi © - 2018 38

Autor: Ing. Daniel Acerbi © 19


Diagrama temporal

•No tiene entrada seteada, por eso


La salida Q ni cambia,
la salida aparece indefinida ( U ).
ya que el LE = ‘0’
•Mas adelante veremos como se
soluciona este problema

Autor : Ing. D. Acerbi © - 2018 39

Multivibradores
 Los multivibradores son circuitos electrónicos que
presentan 2 estados en sus salidas ( “0” y “1” ) .
 Los multivibradores se pueden clasificar en :
– Astables
– Monoestables
– Biestables
 Los Multivibradores Astables y Monoestables
pueden ser construidos con el CI 555 o 556,
en distintas configuraciones .
 Idem ocurre usando el Disparador Schmidt,
la ventaja es que en este caso se llega a
trabajar en frecuencias mas elevadas .

Autor : Ing. D. Acerbi © - 2018 40

Autor: Ing. Daniel Acerbi © 20


Multivibradores Astables
 Los multivibradores astables son aquellos que sus salidas
cambian de estado libremente a una determinada
frecuencia .
 Se los usa para generar señales cuadradas como las que
utilizamos en técnicas digitales .
 Esquema y funcionamiento :
T
Regula T1
Q

A
R1 s R2 La frecuencia de trabajo del
t multivibrador depende de los
a T1 T2
valores de los componentes
b
pasivos R1; R2 y C .
C l
e
Los semiperíodos T1 y T2
Regula T2 pueden tener distintas
duraciones
+V
Autor : Ing. D. Acerbi © - 2018 41

Multivibradores Monoestables
 Los multivibradores monoestables son aquellos que sus
salidas permanecen en un estado, hasta que un pulso
externo los hace cambiar de estado y después de un
tiempo vuelven al estado de reposo .
 Hay monoestables de 2 tipos diferentes, ellos son :
– No redisparables
– Redisparables
 Se los utiliza normalmente en temporizadores .

Autor : Ing. D. Acerbi © - 2018 42

Autor: Ing. Daniel Acerbi © 21


Multivibradores Monoestable – No Redisparable
 Son aquellos que una vez disparados cambian de estado
(estado no estable) y recién se pueden volver a disparar
cuando vuelve a su estado de reposo .
 Durante el tiempo que esta disparado si llega un nuevo
pulso de disparo el dispositivo lo ignora .
 Esquema y funcionamiento : Se dispara el
Estado no estable multivibrador

Q T

D
Mo
no R
D
es
El valor temporal de Si aparece un nuevo pulso
ta de disparo, mientras esta
T depende de los
ble C en el estado inestable,
valores de R y C este es ignorado y no
actúa sobre la salida

+V
Autor : Ing. D. Acerbi © - 2018 43

Multivibradores Monoestable – Redisparable


 Son aquellos que una vez disparados cambian de estado y se los
puede volver a disparar, mientras esta la salida en el estado no
estable .
 Durante el tiempo que esta disparado si llega un nuevo pulso de
disparo el dispositivo no lo ignora y tardará un tiempo T, a partir
de ese momento, en volver al estado de reposo .
 Esquema y funcionamiento :

Q
T
T
Q

D
Mo
no R
D
es
El valor temporal de Si aparece un nuevo pulso
ta
T depende de los de disparo, mientras esta
ble C
valores de R y C en el estado no estable,
este actúa sobre la salida
y hace que la misma
permanezca en este
estado un tiempo T, a
+V partir del pulso
Autor : Ing. D. Acerbi © - 2018 44

Autor: Ing. Daniel Acerbi © 22


Multivibradores Biestable
 Son dispositivos que cambian de estado cuando
los alcanza una señal externa .
 Se los denomina Latches o biestables .
 Se los clasifica en
– Latch RS
– Latch D
 Estos multivibradores ya los hemos analizado en
detalle en las primeras diapositivas .

Autor : Ing. D. Acerbi © - 2018 45

Multivibrador Astable con MC14106


 Facilmente podemos construir un multivibrador astable con
una compuerta Schmidt Trigger de tecnología CMOS.

Los Valores VT+ y VT- ,


los saco de la hoja de
datos

Condición que debe


cumplir t1 y t2

Autor : Ing. D. Acerbi © - 2018 46

Autor: Ing. Daniel Acerbi © 23


Hoja de datos MC14106

Autor : Ing. D. Acerbi © - 2018 47

Multivibrador Monoestable con MC14106


 En este caso es no redisparable .

Autor : Ing. D. Acerbi © - 2018 48

Autor: Ing. Daniel Acerbi © 24


Discriminador de pulsos con MC14106
 Muchas veces es necesario eliminar pulsos angostos de una
señal digital. Este circuito, que funciona como un integrador
permite hacerlo facilmente.

Solo los pulsos de


un determinado
ancho harán que la
tensión sobre el
capacitor (Vc)
supere la tensión
VT+. Esos pulsos
aparecerán en la
salida.
Los pulsos angostos
no permitirán que la
carga del capacitor
alcance o supere la
tensión VT+.

Autor : Ing. D. Acerbi © - 2018 49

Formas de onda E/S de un DS


Entrada, señal
con ruido
eléctrico
superpuesto

Salida

 a) Forma de onda con ruido superpuesto .


 b) Señal de salida en un inversor convencional .
 c) Señal de salida en un disparador Schmidt .
Autor : Ing. D. Acerbi © - 2018 50

Autor: Ing. Daniel Acerbi © 25


Multivibrador Monoestable con MC14538
 Este CI CMOS permite construir monoestables redisprables
y no redisparables .

Autor : Ing. D. Acerbi © - 2018 51

MC14538

Circuito Circuito no
redisparable redisparable

52
Autor : Ing. D. Acerbi © - 2018

Autor: Ing. Daniel Acerbi © 26


MC14538

Valores de Cx y Rx que
datan el origen del
período T, los tiempos
también están en
función de Vcc

Autor : Ing. D. Acerbi © - 2018 53

Fin de la presentación
Latches y Multivibradores

Autor: Ing. Daniel Acerbi © 27

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