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bus 1

Les bus sont des canaux qui assurent le transport des données entre l'unité centrale et les
différents périphériques . Il y a eu plusieurs types Chacun dispose de caractéristiques propres
qui le rendent plus ou moins performant. Le résultat de ces performances se chiffre
essentiellement en terme de débits en Mega-octets par seconde (Mo/s) qui est équivalent au
Mega bytes par seconde (MB/s) ou encore en Méga bits par seconde (Mb/s). Pour cela on
augmente leurs bandes passantes et leurs fréquences de fonctionnement
Le bus interne : Pour circuler entre les divers composants de la carte mère, les données
prennent le bus interne, sous le contrôle du chipset. La fréquence du bus interne est la même
que celle de la carte mère. C'est une autoroute à plusieurs pistes divisée en :
• Bus de données : voie véhiculant les données. Sur les PC actuels, il est d'une largeur
de 32 bits permettant le transfert de 4 octets de données à la fois.
• Bus d'adresses ou bus mémoire : voie véhiculant les adresses mémoires.
Actuellement, c'est un adressage 32 bits, adressant au maximum 4 096 Mo de mémoire
vive. La fréquence du bus mémoire limitée jusqu'à présent à 66 Mhz passe avec le
chipset 440 Bx à 100 Mhz. Le bus mémoire du futur Kamai (sortie début 1999) devrait
attendre 200 MHz.
Le bus originel était de 4.77 MHz. Actuellement ce bus système est à 100 Mhz, mais Intel
annonce 133 Mhz en mai 1999 et 200 Mhz fin 1999.
Les bus d'extension : bus destinés aux cartes d'extensions.
Il y en a au moins deux (ISA et PCI). C'est la voie empruntée par les données transitant vers ou
en provenance du "monde extérieur", c'est à dire les cartes d'extension ou les connecteurs
situés sur la face arrière de l'ordinateur. Un composant (intégré maintenant au chipset), le
contrôleur d'extension, fait la frontière entre les bus d'extension et le bus de données.

Le Bus ISA (Industrie Standard Architecture)


Bus de référence, apparu en 1979, il équipe le P.C. depuis ses début, Au départ il travaillait sur
8 bits à une vitesse de 4,77 MHz avec
• 20 bits pour les adresses, (soit 1 Mo de mémoire adressable)

• 8 bits pour les données, vitesse de transfert théorique de 4,7 Mo/s en


réalité de 1 Mo/s
• 8 lignes d'interruptions, (IRQ) moyen pour prévenir le système de l'appel
d'un périphérique afin d'éviter les conflits.
• 4 DMA (Direct MemoryAccess), circuit qui effectue les transferts
d'information direct entre un périphérique et la mémoire sans passer par le
processeur.
Avec les modèles de type AT, on est passé d'une communication 8 bits à 16 bits (un second
connecteur est ajouté à la suite du premier pour fournir un accès aux 8 bits supplémentaires. La
fréquence est portée à 8 MHz, l'adressage sur 24 bits permet d'accéder à 16 Mo de mémoire,
on dispose de 16 IRQ. La capacité de transfert théorique est de 16Mo/s.
Aujourd'hui la majorité des cartes mères possèdent toujours ce bus de 16 bits à 8 MHz
qui s'avère souvent inadapté aux périphériques modernes en particulier les cartes graphiques
mais aussi les cartes réseaux, les contrôleurs disques.
Comment trouver une solution moins chère.

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bus 2

A l'époque des 486 et Pentium, le bus ISA est devenu insuffisant mais tous les périphériques
n'ont encore pas besoin de communication rapides sur 32 bits.
Brochage
Développé par IBM pour les micro-ordinateurs PC/XT (au début des années 80), il comprend dans sa
première version 62 broches (bus de données de 8 bits) et, dans sa deuxième version (EISA) 62 + 36
broches (bus de données de 16 bits)
Le connecteur mâle se trouve sur les cartes d'extension :

: Le connecteur femelle se trouve sur la carte mère


Broche Fonction Description
A1 /I/O CH CK Contrôle de parité
A2 D7 Bit 7
A3 D6 Bit 6
A4 D5 Bit 5
A5 D4 Bit 4
A6 D3 Bit 3
A7 D2 Bit 2
A8 D1 Bit 1
A9 D0 Bit 0
Contrôle de vitesse de
A10 I/O CH RDY transfert (-> Wait sur
DRAM)
A11 AEN Adresse valide
A12 A19 Adresse 19
A13 A18 Adresse 18
A14 A17 Adresse 17
A15 A16 Adresse 16
A16 A15 Adresse 15
A17 A14 Adresse 14
A18 A13 Adresse 13
A19 A12 Adresse 12
A20 A11 Adresse 11
A21 A10 Adresse 10
A22 A9 Adresse 9
A23 A8 Adresse 8
A24 A7 Adresse 7

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bus 3

A25 A6 Adresse 6
A26 A5 Adresse 5
A27 A4 Adresse 4
A28 A3 Adresse 3
A29 A2 Adresse 2
A30 A1 Adresse 1
A31 A0 Adresse 0
B1 GND Masse
R à Z (à 1 pendant la phase
B2 RESET
Reset)
B3 +5V +5 VDC
B4 IRQ2 Requête d'interruption 2
B5 -5VDC -5 VDC
B6 DRQ2 Requête de tâche DMA 2
B7 -12VDC -12 VDC
Sélection de cartes (ndla
B8 /CARD SLCTD
: ?)
B9 +12VDC +12 VDC
B10 GND Masse
Autorisation d'écriture en
B11 /SMEMW
mémoire centrale
Autorisation de lecture en
B12 /SMEMR
mémoire centrale
B13 /IOW Validation d'écriture
B14 /IOR Validation de lecture
Reconnaissance de requête
B15 /DACK3
DMA 3
Reconnaissance de requête
B16 DRQ3
DMA 3
Reconnaissance de requête
B17 /DACK1
DMA 1
B18 DRQ1 Requête DMA 1
B19 /REFRESH Raffraîchissement
Horloge système (67 ns, 8
B20 CLOCK à 8.33 MHz, 50% de
rapport cyclique)
B21 IRQ7 Requête d'interruption 7
B22 IRQ6 Requête d'interruption 6
B23 IRQ5 Requête d'interruption 5
B24 IRQ4 Requête d'interruption 4
B25 IRQ3 Requête d'interruption 3
Reconnaissance de requête
B26 /DACK2
DMA 2
Compte final de tâche
B27 T/C
DMA
Verrouillage des adresses
B28 ALE
(multiplexage)
B29 +5V +5 VDC

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bus 4

Horloge oscillateur (70 ns,


B30 OSC 1431818 MHz, 50% de
rapport cyclique)
B31 GND Masse

Validation de libération du
C1 SBHE
bus
C2 LA23 Adresse 23
C3 LA22 Adresse 22
C4 LA21 Adresse 21
C5 LA20 Adresse 20
C6 LA18 Adresse 19
C7 LA17 Adresse 18
C8 LA16 Adresse 17
Validation de lecture
C9 /MEMR
mémoire
Validation d'écriture
C10 /MEMW
mémoire
C11 SD08 Bit 8
C12 SD09 Bit 9
C13 SD10 Bit 10
C14 SD11 Bit 11
C15 SD12 Bit 12
C16 SD13 Bit 13
C17 SD14 Bit 14
C18 SD15 Bit 15
Sélection d'accès mémoire
D1 /MEMCS16
16 bits
Sélection d'accès E/S 16
D2 /IOCS16
bits
D3 IRQ10 Requête d'interruption 10
D4 IRQ11 Requête d'interruption 11
D5 IRQ12 Requête d'interruption 12
D6 IRQ15 Requête d'interruption 15
D7 IRQ14 Requête d'interruption 14
Reconnaissance de requête
D8 /DACK0
DMA 0
D9 DRQ0 DMA Request 0
Reconnaissance de requête
D10 /DACK5
DMA 5
Reconnaissance de requête
D11 DRQ5
DMA 5
Reconnaissance de requête
D12 /DACK6
DMA 6
D13 DRQ6 Requête DMA 6
Reconnaissance de requête
D14 /DACK7
DMA 7
D15 DRQ7 Requête DMA 7

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bus 5

D16 +5 V
Demande de contrôle du
D17 /MASTER
système (DMA)
D18 GND Ground
.LE BUS PCI (Peripheral Component Interconnect)
Le bus PCI, destiné à remplacer son ancêtre, le bus ISA, utilisé pour les communications avec
les E/S d’un PC (carte vidéo, Carte réseau, contrôleur de disque dur, carte DAQ... ). Proposé
par Intel dès 1992, normalisé la première fois en 1993, il est au cœur de tous les ordinateurs
compatibles PC depuis 1994. Son arrivée, en même temps que celle du microprocesseur
Pentium, a permis d’augmenter considérablement les performances de nos machines.
le PCI ne dépend pas directement du processeur, il est géré par un circuit indépendant. Cela va
lui permettre d'évoluer en fréquence au cours du temps avec de nouvelles versions. On atteint
actuellement 100 et bientôt 133 MHz avec les derniers Pentium III.

A l'origine le PCI fonctionnait à une fréquence de 33 MHz et sa largeur de bande passante est
de 32 bits. Le taux de transfert est de 132 Mo/s pour une fréquence de 66 MHz.

Les caractéristiques du BUS PCI varie en fonction de ces versions :


• C’est un bus synchrone (Les transferts sont cadencés par une horloge)

• La vitesse de l’horloge est 33Mhz ou 66Mhz.

• La largeur du bus est de 32 bits ou 64 bits d’adresses et de données.

• La bande passante crête est de 132 Mb/s (32bits 33Mhz) à 528 Mb/s (64bits 66Mhz)

• Plug & Play

• Indépendant vis à vis du microprocesseur.

Les avantages apportés par le bus PCI


Le bus PCI est un bus local, c'est à dire que chaque appareil connecté au bus PCI à accès
directement au bus principal (ou appelé également système) via la passerelle PCI-HOST (qui
est compris dans le chipset). C'est un système qui comprend une mémoire tampon et qui sert
d'interface entre le microprocesseur (CPU), la mémoire système et le bus local PCI.
L'architecture du bus PCI permet au CPU de venir chercher les informations dans la mémoire
tampon de la passerelle PCI alors que celle-ci permet en même temps à un appareil PCI d'avoir
accès à la mémoire système. L'architecture PCI permet donc d'augmenter le taux d'occupation
du bus et ainsi d'accélérer les communications. De plus le bus local PCI est indépendant du bus
système ; ainsi, l'évolution des performances matérielles de ces deux entités peut se faire
indépendamment. C'est pour ces raisons que le bus PCI, en surclassant les autres bus de
l'époque, est devenu un standard.
Le bus PCI permet à un appareil, dit maître (bus master), de ce réserver l'exclusivité de
l'utilisation du bus jusqu'à ce qu'il est fini sa transmission. Ainsi, cette transmission ne peut pas
être coupée par une autre transmission d'un autre appareil. Dans ce mode de transmission, il
ne peut exister qu'un seul maître sur le bus.
Fonctionnement du bus
Pour mieux cerner le fonctionnement du bus PCI, énumérons d'abord les différents éléments
indispensables au fonctionnement du bus : le PCI BIOS, le CPU, le cache du CPU, la mémoire

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bus 6

cache, la mémoire système (RAM), la passerelle PCI et le bus PCI. Chaque composant a une
fonction bien précise. Chaque composant du système PCI adhère à un concept de "standard
ouvert". En d'autres termes, chaque composant a une méthode spécifique qu'il utilise pour
réagir réciproquement avec les composants adjacents. Parce que ces méthodes d'interaction
des composants sont les même dans tout le système PCI, cela rend l'architecture PCI
adaptable à un grand nombre de configurations. De plus, parce qu'elle supporte un nombre
impressionnant de possibilité de connexion (sur un bus PCI on peut connecter 256 cartes, plus,
on peut connecter 256 bus PCI pour former un système PCI = 256carte/bus x 256bus = 65536
unités logiques PCI !), l'architecture PCI est toujours d'actualité.
PCI BIOS initialise les appareils et gère l'ordre de hiérarchie des appareils du bus. C'est lui qui
assigne une adresse pour chaque appareil et c'est lui qui fait l'interface avec le système
d'exploitation.
La passerelle PCI. Que ce soit dans le sens PCI vers PCI ou PCI vers le système (CPU,
RAM…), la passerelle opère de la même façon. La passerelle facilite la communication entre
les différents éléments. Elle gère le trafic des données sur les bus Ainsi, lorsqu'un émetteur veut
transmettre des données, c'est à elle qu'il envoie une requête. La passerelle vérifie la
disponibilité du bus puis la disponibilité de la cible. Si tous les éléments sont satisfaisants, elle
autorise la transmission. C'est elle aussi qui alloue la transmission en bus mastering.
La transmission
La notion de bus d'adresses et de bus de données n'existe plus dans l'architecture PCI. Les
adresses et les données sont envoyées part séquence dans le bus PCI. L'adresse est d'abord
envoyée puis ce sont le tour des données.
Un bus PCI 32 bit est capable de transporter des données de 32 bits et des adresses de 32
bits. Mais pour des adresses 64 bit, ils doivent utiliser deux cycles d'horloge pour les
transporter, c'est le procédé DAC (Dual Adress Cycles).
Comparaison des cycles de transmission
Un bus PCI 64 bit est donc avantageux aux regards des résultats ci-dessus. Mais pourquoi
utiliser des adresses 64 bits ? Le formatage des adresses en 64 bits est utilise si par exemple,
on veut accéder à tout l'espace dans une mémoire de plus de 4 Go (jusqu'à 17.milliards de
Go !).
Voyons maintenant le problème du point de vu de la bande passante. Les systèmes PCI sont
actuellement, en générale à 33 MHz. Seulement, une nouvelle spécification a été créée pour
permettre une évolution du bus PCI et ainsi atteindre la vitesse de 66 MHz. Malheureusement,
et vue la distribution mondiale de bus 33MHz, cette nouvelle spécification n'est encore adoptée
par les constructeurs. Le tableau ci-dessous résume les bandes passantes accessibles avec
les deux technologies.
La version du bus PCI que l’on trouve actuellement dans les PC est une version 32bits avec
une fréquence d’horloge maxi de 33Mhz et une technologie 5v. Avec l’arrivée du
microprocesseur Pentium II, nous allons voir apparaître d’autres versions du bus PCI ( 64 Bits
ou 66 Mhz). Malheureusement, ces différentes versions ne sont pas toujours compatibles entre
elles... ainsi, vous ne pourrez pas insérer des cartes utilisant une technologie 5v dans des
connecteurs prévus pour une technologie 3,3v. Par ailleurs, l’insertion d’une carte ne supportant
pas la vitesse de 66 Mhz dans un Bus à 66Mhz fera chuter la vitesse de tout le bus à 33Mhz, et
l’ensemble de la machine sera pénalisée !
PASSERELLE ‘HOST’ et Chipset PCI

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bus 7

La passerelle entre l’unité de traitement de votre machine (CPU+CACHE+RAM) et le Bus PCI


est appelée ‘passerelle host’. Elle est actuellement intégrée dans un circuit fourre-tout
communément nommé ‘Chipset PCI’. Pour les cartes mères à base de microprocesseur Intel, je
ne saurais vous conseiller d' autre Chipset que ceux de chez Intel... en effet, il semble qu’il
soient les mieux placés pour proposer une passerelle entre une unité de traitement Intel et un
bus PCI ‘made in Intel’. Ce circuit regroupe la gestion du bus PCI (arbitrage, fréquence
d’horloge....).

ARBITRAGE DU BUS et ‘BUS MASTER’:


Sur un bus PCI, chaque périphérique peut s’il en a les moyens*, demander à prendre
possession du bus pour effectuer un transfert vers un autre périphérique (BUS MASTER). Cette
possibilité implique qu’il y ait un arbitre pour contrôler l’attribution du bus. Aucun algorithme
d’arbitrage n’est imposé dans la norme, par conséquent le niveau de priorité accordé à chaque
périphérique dépend du circuit d’arbitrage intégré dans la passerelle host. Actuellement, le
niveau de priorité le plus élevé est attribué par défaut au système CPU+RAM.
* Le connecteur du périphérique doit être câblé de manière à pouvoir demander le bus.... il est
appelé connecteur 'BUS MASTER'.
INTERRUPTIONS
Il existe 4 niveaux d'interruption sur le bus PCI ( INT#A, INT#B, INT#C et INT#D). La gestion de
ces interruptions est optionnelle et rien n'est défini dans la norme. Afin de préserver la
compatibilité logicielle ces interruptions sont routées vers les interruptions classiques des PCs
nommées IRQ0 à IRQ15. A noter que ces interruptions sont partageables... deux cartes PCI
peuvent cohabiter sur l'INT#A ! Si votre carte mère a été bien conçue, chacune des INT# des
connecteurs PCI a été câblée indépendamment et votre BIOS vous permet de router ces lignes
vers des IRQn différentes. Sinon, c'est le système qui devra se charger d'identifier le
périphérique qui a généré l'interruption ( s'il n'a rien d'autre à faire ! ).
Le Compact PCI
Basé sur une spécification du PCI Industrial Computers Manufacturers Group (PICMG), cette
norme est en fait une adaptation du PCI aux besoins industriels. En effet, les possibilités du PCI
rendent son usage plus qu'intéressant, mais sa relative fragilité n'en permettait pas l'usage. Le
Compact PCI est nettement plus résistant, il est doté d'un connecteur plus large et peu sensible
aux impuretés. Malgré cela, il reste électriquement compatible avec le PCI usuel. Conçu pour
fonctionner à une tension de 3.3 ou 5V, il est aussi 64bits. Il a aussi intégré la norme Hot Swap,
qui permet l'ajout et le retrait des cartes à chaud.

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bus 8

Connecteurs du bus CompactPCI


Le Small PCI (SPCI)
Le PCI Sig, qui se charge du développement du PCI, a formé un groupe de travail chargé
d'éditer la norme Small PCI. Suite à la demande de nombreux constructeurs, il devenait
indispensable d'intégrer l'architecture PCI dans des ordinateurs de petite taille (portables,...).
Pour cela, tout le packaging était à revoir, en effet, la taille des slots et des cartes est totalement
inadéquat.
Le Small PCI offre les même performances et les mêmes caractéristiques que le PCI standard.
Basé sur une fréquence de 33Mhz, il possède une largeur de bus de 32bits et travaille en mode
synchrone. Le Bus Mastering et le Bus Conccurency sont supportés. Sa tension est de 3.3V. Un
signal, nommé CLKRUN, a même été ajouté. Ce dernier permet au système et au contrôleur de
contrôler la fréquence du bus PCI. Cela permet ainsi de la réduire, quand aucune tâche n'y est
requise, ce qui permet de substantielles économies d'énergie. Le SPCI consomme beaucoup
moins d'énergie qu'une carte PCI
Un périphérique Small PCI se présente sous la forme d'une carte de même forme que les
PCMCIA ou encore les Cardbus. Toute confusion est impossible, les cartes SPCI sont dotées
d'un détrompeur. Comme le PCI standard, les cartes sont disponibles à trois tensions
différentes : 3.3V, 5V et Universal (3.3 et 5V). Le connecteur de base est doté de 108 contacts.
Les cartes sont disponibles sous deux formats :
• Style A Cette carte fait appel à une double rangée de connecteurs.

• Style B Ce format n'utilise qu'une rangée de connecteur. Il est ainsi possible de l'insérer
dans un connecteur Style A. Elle n'utilisera alors que la rangée du haut.
Le Small PCI n'est en aucun cas concurrent du PCMCIA ou du Cardbus. En effet, le SPCI n'est
prévu que pour un usage interne. Une carte ne pourra pas être insérée à chaud (Hot Plug). En
fait, elle s'installera comme n'importe quelle carte d'extension PCI. De plus, sa surface sera
nettement moins résistante que le PCMCIA. Par contre, elle sera nettement plus véloce que le
Cardbus. Ces performances seront obtenues grâce à des technologies telles que le Bus
Mastering et une bande passante plus large. Les premiers systèmes disposants de tels

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bus 9

connecteurs sont parus dans le courant de l'été 1998.


Le PCI Hot-Plug
Cette norme est en réalité une extension de la norme PCI de base. Elle autorise l'ajout et le
retrait des cartes PCI à chaud, sans extinction de l'ordinateur. En fait, trois situations sont
prévues :
• Hot remplacement Permet le retrait à chaud d'une carte défectueuse et son
remplacement par une autre carte, du même modèle.
• Hot upgrade Permet le remplacement d'un adaptateur par une version upgradée, soit
plus récent, soit doté de nouvelles fonctions. Cette norme s'applique aussi aux drivers
qui peuvent être mis à jour à chaud, sans interruption du système.
• Hot Expansion Permet l'ajout à chaud d'un adaptateur additionnel dans un slot libre

La société Compaq est l'investigatrice de cette norme. Mais, désormais, il s'agit d'un Industry
Open standard. Cela sous-entend que n'importe quel constructeur peut utiliser cette norme
sans payer de quelconques royalties. De plus, son développement est désormais public et
ouvert à tous.
Pour pouvoir utiliser cette norme, il y a certains prérequis au niveau hardware. Le système doit
être capable de stopper l'alimentation électrique d'un slot uniquement, sans pour autant gêner
les autres. De plus, il doit être capable de protéger les autres adaptateurs des chocs électriques
causés par le Hot-Plug. En effet, il serait inimaginable qu'une autre carte plante ou subisse des
micro-coupures lors de ces manipulations. Le système d'exploitation doit pouvoir gérer le retrait
et l'ajout de cartes à chaud, tant au niveau hardware qu'au niveau logiciel. Les adaptateurs Hot-
Plug et leurs drivers doivent être conçus en ce sens.
Lors de l'insertion d'une carte dans un slot libre, les étapes suivantes vont se produire :
1. Installation à chaud et fixation de l'adaptateur
2. L'utilisateur doit signaler au système que le slot peut être à nouveau alimenté. A cet effet,
il peut le faire de manière logicielle via le système d'exploitation ou de manière hardware.
En ce cas, les cartes-mères Hot-Plug sont souvent dotées d'un "interrupteur" situé à côté
de chaque slot
3. Le système ré-alimente le slot et détecte le composant. Il va alors charger le driver, qu'il
possède peut-être. Dans la négative, il sera demandé à l'utilisateur de le fournir
Le PCIx
IBM, Hewlett-Packard et Compaq se sont regroupés pour jeter les bases d'une nouvelle
spécification PCI destinée aux serveurs. Celle-ci offrira des performances nettement
supérieures aux niveaux des performances I/O. Cette spécification, dont le nom de code est
Project I, serait le premier pas d'une série de développements conjoints. Le but final étant
d'assurer à ces trois sociétés un rôle dominant dans le monde des serveurs basés sur une
architecture x86.
Le PCIx sera à même de supporter une fréquence de bus de 133Mhz pour des transferts de
1Go par seconde. Pour mémoire, le PCI actuel est limité à une fréquence de 66Mhz pour
123Mo/s. Les nouveaux composants PCIx offriront une compatibilité avec le matériel PCI
actuel.

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bus 10

LES DIFFERENTS CONNECTEURS


Les cartes d'extension que vous achetez actuellement pour le bus PCI 32Bits 5v se satisferont
très bien d'un connecteur 64bits utilisant la même technologie.... par contre vous ne pourrez
pas mettre des 'anciennes' cartes 5v dans des emplacements 3.3v !
Le bus PCI est un BUS PASSIF : il n'y a pas d'amplification des signaux entre les différents
périphériques. Par conséquent le nombre de charge maximum est limité.( dans la norme à 10
avec comme règle : 1 connecteur = 0.5, 1 carte = 1) .
On en déduit qu'une carte mère bien conçue est une carte mère ayant un grand nombre de
connecteurs PCI disponibles !

brochage
Ce bus permet des transferts de données sur 32 bits à 33 MHz; le connecteur est composé de 98 + 22
broches.
Il existe différentes déclinaisons du connecteur, suivant que l'on travaille sur 32 ou 64 bits de données, et
suivant la tension de l'alimentation du système (5 V ou 3,3 V); l'allure de ces cartes est donnée par les
croquis ci-dessous..
Broche +5V +3,3V Universelle Description
A1 TRST Réinitialisation de la logique de test
A2 +12V +12 VDC
A3 TMS Sélection du mode de test
A4 TDI Test Data Input
A5 +5V +5 VDC
A6 INTA Interruption A
A7 INTC Interruption C
A8 +5V +5 VDC
A9 RESV01 Réservé VDC
A10 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
A11 RESV03 Réservé VDC
A12 GND03 (OPEN) (OPEN) Masse ou ouvert (clé)
A13 GND05 (OPEN) (OPEN) Masse ou ouvert (clé)
A14 RESV05 Réservé VDC
A15 RESET Reset
A16 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
A17 GNT Grant PCI use
A18 GND08 Masse
A19 RESV06 Réservé VDC
A20 AD30 Adresse/Donnée 30
A21 +3,3V01 +3,3 VDC

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bus 11

A22 AD28 Adresse/Donnée 28


A23 AD26 Adresse/Donnée 26
A24 GND10 Masse
A25 AD24 Adresse/Donnée 24
A26 IDSEL Initialization Device Select
A27 +3,3V03 +3,3 VDC
A28 AD22 Adresse/Donnée 22
A29 AD20 Adresse/Donnée 20
A30 GND12 Masse
A31 AD18 Adresse/Donnée 18
A32 AD16 Adresse/Donnée 16
A33 +3,3V05 +3,3 VDC
A34 FRAME Address or Data phase
A35 GND14 Masse
A36 TRDY Target Ready
A37 GND15 Masse
A38 STOP Arrêt du cycle de transfert
A39 +3,3V07 +3,3 VDC
A40 SDONE Snoop Done
A41 SBO Snoop Backoff
A42 GND17 Masse
A43 PAR Parité
A44 AD15 Adresse/Donnée 15
A45 +3,3V10 +3,3 VDC
A46 AD13 Adresse/Donnée 13
A47 AD11 Adresse/Donnée 11
A48 GND19 Masse
A49 AD9 Adresse/Donnée 9
A52 C/BE0 Command, Byte Enable 0
A53 +3,3V11 +3,3 VDC
A54 AD6 Adresse/Donnée 6
A55 AD4 Adresse/Donnée 4
A56 GND21 Masse
A57 AD2 Adresse/Donnée 2
A58 AD0 Adresse/Donnée 0
A59 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
A60 REQ64 Requête 64 bit ???
A61 VCC11 +5 VDC
A62 VCC13 +5 VDC

A63 GND Masse


A64 C/BE[7]# Command, Byte Enable 7
A65 C/BE[5]# Command, Byte Enable 5
A66 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
A67 PAR64 Parity 64 ???
A68 AD62 Adresse/Donnée 62
A69 GND Masse

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bus 12

A70 AD60 Adresse/Donnée 60


A71 AD58 Adresse/Donnée 58
A72 GND Masse
A73 AD56 Adresse/Donnée 56
A74 AD54 Adresse/Donnée 54
A75 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
A76 AD52 Adresse/Donnée 52
A77 AD50 Adresse/Donnée 50
A78 GND Masse
A79 AD48 Adresse/Donnée 48
A80 AD46 Adresse/Donnée 46
A81 GND Masse
A82 AD44 Adresse/Donnée 44
A83 AD42 Adresse/Donnée 42
A84 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
A85 AD40 Adresse/Donnée 40
A86 AD38 Adresse/Donnée 38
A87 GND Masse
A88 AD36 Adresse/Donnée 36
A89 AD34 Adresse/Donnée 34
A90 GND Masse
A91 AD32 Adresse/Donnée 32
A92 RES Réservé
A93 GND Masse
A94 RES Réservé

B1 -12V -12 VDC


B2 TCK Horloge du test
B3 GND Masse
B4 TDO Donnée de sortie du test
B5 +5V +5 VDC
B6 +5V +5 VDC
B7 INTB Interruption B
B8 INTD Interruption D
B9 PRSNT1 Réservé
B10 RES +V I/O (+5 V ou +3,3 V)
B11 PRSNT1 ??
B12 GND (OPEN) (OPEN) Masse ou ouvert (clé)
B13 GND (OPEN) (OPEN) Masse ou ouvert (clé)
B14 RES Reservé VDC
B15 GND Reset
B16 CLK Horloge
B17 GND Masse
B18 REQ Requête
B19 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
B20 AD31 Adresse/Donnée 31
B21 AD29 Adresse/Donnée 29

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bus 13

B22 GND Masse


B23 AD27 Adresse/Donnée 27
B24 AD25 Adresse/Donnée 25
B25 +3,3V +3,3VDC
B26 C/BE3 Command, Byte Enable 3
B27 AD23 Adresse/Donnée 23
B28 GND Masse
B29 AD21 Adresse/Donnée 21
B30 AD19 Adresse/Donnée 19
B31 +3,3V +3,3 VDC
B32 AD17 Adresse/Donnée 17
B33 C/BE2 Command, Byte Enable 2
B34 GND13 Masse
B35 IRDY Initiator Ready
B36 +3,3V06 +3,3 VDC
B37 DEVSEL Device Select
B38 GND16 Masse
B39 LOCK Verrouillage du bus
B40 PERR Erreur de parité
B41 +3,3V08 +3,3 VDC
B42 SERR Erreur Système
B43 +3,3V09 +3,3 VDC
B44 C/BE1 Command, Byte Enable 1
B45 AD14 Adresse/Donnée 14
B46 GND18 Masse
B47 AD12 Adresse/Donnée 12
B48 AD10 Adresse/Donnée 10
B49 GND20 Masse
B50 (OPEN) GND (OPEN) Masse ou ouvert (clé)
B51 (OPEN) GND (OPEN) Masse ou ouvert (clé)
B52 AD8 Adresse/Donnée 8
B53 AD7 Adresse/Donnée 7
B54 +3,3V12 +3,3 VDC
B55 AD5 Adresse/Donnée 5
B56 AD3 Adresse/Donnée 3
B57 GND22 Masse
B58 AD1 Adresse/Donnée 1
B59 VCC08 +5 VDC
B60 ACK64 Reconnaissance de requête 64 bit ???
B61 VCC10 +5 VDC
B62 VCC12 +5 VDC

B63 RES Réservé


B64 GND Masse
B65 C/BE[6]# Command, Byte Enable 6
B66 C/BE[4]# Command, Byte Enable 4
B67 GND Masse

EL BRAHMI FOUAD
bus 14

B68 AD63 Adresse/Donnée 63


B69 AD61 Adresse/Donnée 61
B70 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
B71 AD59 Adresse/Donnée 59
B72 AD57 Adresse/Donnée 57
B73 GND Masse
B74 AD55 Adresse/Donnée 55
B75 AD53 Adresse/Donnée 53
B76 GND Masse
B77 AD51 Adresse/Donnée 51
B78 AD49 Adresse/Donnée 49
B79 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
B80 AD47 Adresse/Donnée 47
B81 AD45 Adresse/Donnée 45
B82 GND Masse
B83 AD43 Adresse/Donnée 43
B84 AD41 Adresse/Donnée 41
B85 GND Masse
B86 AD39 Adresse/Donnée 39
B87 AD37 Adresse/Donnée 37
B88 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
B89 AD35 Adresse/Donnée 35
B90 AD33 Adresse/Donnée 33
B91 GND Masse
B92 RES Réservé
B93 RES Réservé
B94 GND Masse
Notes: les broches 63 à 94 n'existent que sur les connecteurs PCI 64 bits.

+V I/O vaut 3,3V sur les cartes 3,3V, 5V sur les cartes 5V , et définit les rails
"signal" sur une carte universelle.

Le BUS AGP (l'Accelerated Graphic Port )


la demande en graphisme 3D dépassait souvent les capacités des machines standard. En
effet, tout le monde n'a pas accès à une station Silicon Graphics pour jouer à son jeu favori.
L'architecture PCI (32 bits et 33MHz) avait atteint ses limites au niveau du débit autorisé
pour les cartes graphiques.

En juin 1996, Intel, Microsoft, les principaux fabriquants de cartes vidéo, ainsi que quelques
grands constructeurs de PC, ont défini le cahier des charges d'un nouveau bus, le bus AGP
destiné à gérer les cartes graphiques.

La bande passante d'un bus PCI est partagée par l'ensemble des périphériques connectés
à la carte mère-depuis les adaptateurs SCSI jusqu'aux cartes son et accélérateurs
graphiques. En revanche, le bus AGP est dédié exclusivement à l'affichage. Il possède une
bande passante plus importante que le bus PCI. Le bus AGP se caractérise en effet par une
vitesse d'horloge minimale de 66 MHz, ce qui autorise des taux de transfert atteignant
jusqu'à 266 Mo/s.

EL BRAHMI FOUAD
bus 15

La technologie AGP accélère l'affichage 2D et 3D car non seulement elle augmente la


bande passante dédiée à l'affichage, mais elle permet aussi d'accéder directement à la
mémoire vive du système. L'accélérateur graphique va ainsi chercher directement les
informations stockées en mémoire centrale, ce qui augmente sensiblement les
performances. Une bande passante plus importante profitera principalement à l'affichage
2D en permettant un chargement plus rapide des images et en dynamisant toutes les
opérations similaires. Par ailleurs, les performances 3D devraient être améliorées très
nettement, ce qui donnera naissance à des applications utilisant des textures de plus en
plus riches avec des résolutions encore plus élevées.
Cadencé à 66 MHz, puis avec le chipset 440 BX à 100 Mhz (contre 33 MHz) pour le bus
PCI, le bus AGP autorise un transfert théorique :
• La norme l'AGP 1X utilise seulement le front montant du signal, atteint 266 Mo/s.

• La norme AGP 2X en utilisant les fronts montants et descendants du signal, atteint


les 528 Mo/s contre 132 Mo/s pour le PCI.
• La norme AGP 2X Pipe envoie les données et les commandes de façon
multiplexée.
• La norme AGP 2X SBA (Side Boarding Adressing) présente 8 broches de plus sur
la carte, et envoie les données et les commandes de manière démultiplexée, ce qui
permet un taux de transfert soutenu supérieur de 15 à 20%.
• La norme AGP 4X, cadencée à 100 MHz devrait avoir une bande passante de
1Go/s.
• L'AGP 8X est annoncé par INTEL . Ce bus restera en 32 bits. Seule réelle
avancée, le transfert atteindra en théorie jusqu'à 2 GB / s.
La technologie AGP augmente les performances du système en fournissant une passerelle très
rapide entre le contrôleur graphique du PC et la mémoire du système.
Cette passerelle permet au contrôleur graphique d'exécuter les feuilles de texture directement
depuis la mémoire du système plutôt que de les cacher dans sa mémoire vidéo locale limitée.
Cela permet d'accélérer le flux de vidéo décodée depuis le CPU vers le contrôleur graphique.
Organisation du système AGP
Le bus AGP est situé dans le schéma ci-dessous entre le chipset (ici un INTEL 440BX ) et le
contrôleur mémoire.
C'est un bus 64 bits, cadencé à 66 MHz pour une bande passante de 528 Mb/s.

EL BRAHMI FOUAD
bus 16

Gestion de la mémoire.

Mémoire locale (ou mémoire AGP): espaces disjoints réservés dynamiquement dans la
mémoire système à laquelle le processeur graphique peut accéder rapidement
Ces espaces (de 1 Ko à 128 Ko) sont reconnus par le processeur graphique comme un seul
espace continu grâce au GART (Graphics Address Remapping Table)
Chipset: redirige les adresses virtuelles, utilisées par les applications et le processeur
graphique, vers les adresses physiques.
Ces adresses physiques sont utilisées pour accéder à la mémoire système, au Local Frame
Buffer (LBF : mémoire locale graphique) et à la mémoire AGP.
L'accès à la mémoire graphique, donc à la mémoire AGP se fait donc par le GART, et ceci pour :Le
processeur graphique le CPU car celui-ci ne sait pas gérer lui-même, directement, la mémoire
AGP

La mémoire AGP est, en fait, des espaces réservés dynamiquement dans la mémoire système
à laquelle le processeur graphique peut accéder rapidement. Ces espaces (de 1 Ko à 128 Ko)
disjoints sont reconnus par le processeur graphique comme un seul espace continu grâce au
GART (Graphics Address Remapping Table) comprit dans le chipset, qui redirige les adresses
virtuelles, utilisées par les applications et le processeur graphique, vers les adresses physique.
Ces adresses physiques sont utilisées pour accéder à la mémoire système, au Local Frame
Buffer (LBF : mémoire locale graphique) et à la mémoire AGP.

EL BRAHMI FOUAD
bus 17

Gestion de la mémoire.
Pour accéder à la mémoire graphique, donc à la mémoire AGP, le processeur graphique doit
impérativement passer par le GART. IL en va de même pour le CPU car il ne sait pas gérer lui-
même, directement, la mémoire AGP. Il en va de même pour les systèmes PCI qui veulent avoir
accès à la mémoire graphique (capture vidéo par exemple)

Redirection des adresses AGP.


il y a 3 modes de transmissions :
Frame : peu efficace , prévu seulement pour les cartes 1x
Pipe : prévu pour les cartes 2x , il envois néanmoins les informations dans le désordre
SBA : appelé aussi : Sideband Adressing port qui signifie que les données sont envoyés
simultanément avec l ' affichage et donc il n ' est plus besoins de les séparer ,cela permet de
gagner 25 % de performances en plus du mode Pipe
Le Protocole
Le bus AGP utilise un connecteur similaire au bus PCI, avec des transferts de données et
d'adresses séquencés sur 32 bits. Alors que le bus PCI, cadencé à 33 MHz, offre un taux de
transfert maximum théorique (en pic) de 132 Mb/s (16,5 Mo/s), le bus AGP peut atteindre 528
Mb/s (66 Mo/s) en pic (pour la technologie x2).
Ce taux de transfert multiplié par 4 est dû à l'envoi des trames non plus uniquement sur front
montant d'horloge, mais également sur front descendant. Bien sûr, ce débit varie selon les
systèmes et les applications, mais on obtient en moyenne 50 à 80 % de la valeur théorique de
transfert.
Le taux de transfert du bus AGP est optimisé, ce qui lui permet d'avoir un taux de transfert
moyen élevé.

EL BRAHMI FOUAD
bus 18

La spécification du bus comporte quelques fils qui permettent le "pipelining"( en gros : travail à
la chaîne ). Cela optimise les temps de latence dus aux temps d'accès à la mémoire et aux
temps d'accès au bus.
L'idée est de combler l'inactivité du bus pendant le temps de latence. Ainsi, après une demande
d'accès à une donnée dans la mémoire système, on n'attend pas d'obtenir la donnée pour faire
une nouvelle demande mais on comble ce temps perdu en envoyant une trame de n demandes
dont la durée est égale au temps de latence.
On a ensuite une trame de n données puis on recommence l'envoie d'une trame de n
demandes en commençant par la demande An+1.

Direct Memory Execute


Toutes les images 3D sont composées de textures. C'est avec elles que les surface des objets
sont faits. Il y a deux sortes de texture, l'image elle-même et les ombres. Les ombres sont
gérées directement par le processeur graphique car elles sont créées en appliquant une
couleur à une région. Mais pour les textures normales, on va chercher une, deux, quatre ou huit
texels (texture éléments, élément primaire composant une texture) d'une image bitmap pour
former le pixel final, après bien sûr un certain nombre de calculs basé sur des moyennes et
approximations pour assigner au pixel ses coordonnées. Ce pixel est placer dans la mémoire
tampon de trame (LFB). C'est là que l'image est formée puis projeté sur la surface de l'objet.
La force du bus AGP est de permettre au processeur graphique d'avoir directement accès à la
mémoire système (DIME, Direct Memory Execute) pour cette opération complexe qu'est
l'assignation des coordonnés des pixels de la texture. Sans le procédé DIME, beaucoup plus
d'opérations sont nécessaires avant de pouvoir former l'image. . La figure ci-dessous montre le
transite des données sans le DIME.

.(Transite des données graphiques sans le procédé DIME (PCI


Ici, les données lues à partir du disque dur vont d'abord en mémoire système, comme toutes les
données. Le problème est que l'on ai obligé de faire appel au CPU pour le transfert des ces
données jusqu'à la LBF. Il existe alors plusieurs copies des mêmes données dans les
différentes mémoires. Ni la mémoire, ni l'utilisation du CPU, ni les temps d'accès ne sont
optimisés.
La figure page suivante montre les avantages du DIME.

EL BRAHMI FOUAD
bus 19

.(Transite des données graphiques avec le procédé DIME (AGP


La mémoire système est beaucoup plus importante que la mémoire graphique et moins chère.
De plus, la mémoire graphique ne peut pas être utilisé par le système pour stocker d'autre
données. La mémoire graphique est utilisé pour le rafraîchissement de l'écran et la mise en
attente des prochaines images à afficher (dans le Z-buffer). Grâce à l'utilisation de la mémoire
système, donc à l'accès d'un espace mémoire beaucoup plus grand pour stocker les textures.
L'espace ainsi gagné dans la mémoire graphique permet au Z-buffer d'être plus grand donc de
pouvoir contenir des images plus grandes, et ainsi accéder à de plus hautes résolutions.
AGP 1x ou 2x ?
Pour savoir si la carte mère gère l'agp en 1x ou 2x, télécharger WCPUID
et cliquer sur l'option 'agp info'.
Pour éventuellement changer la vitesse du bus agp, aller dans le bios au démarrage et
chercher l'option qui permet de changer la gestion du bus agp (assez facile à trouver en
général).
Brochage

Nom de la
Pin Nom de la broche Pin
broche
A1 V dc 12+ B1 spare
A2 spare B2 +5 V dc
A3 * Reserved B3 +5 V dc
A4 -USB B4 USB+
A5 Ground B5 Ground
A6 #INTA B6 INTB#
A7 #RST B7 CLK
A8 #GNT B8 REQ#
A9 VCC 3.3 B9 VCC 3.3

EL BRAHMI FOUAD
bus 20

A10 ST1 B10 ST0


A11 Reserved B11 ST2
A12 #PIPE B12 RBF#
A13 Ground B13 Ground
A14 Spare B14 Spare
A15 SBA1 B15 SBA0
A16 VCC 3.3 B16 VCC 3.3
A17 SBA3 B17 SBA2
A18 Reserved B18 SB_STB
A19 Ground B19 Ground
A20 SBA5 B20 SBA4
A21 SBA7 B21 SBA6
A22 Key B22 Key
A23 Key B23 Key
A24 Key B24 Key
A25 Key B25 Key
A26 AD30 B26 AD31
A27 AD28 B27 AD29
A28 VCC 3.3 B28 VCC 3.3
A29 AD26 B29 AD27
A30 AD24 B30 AD25
A31 Ground B31 Ground
A32 Reserved B32 AD STB1
A33 C/BE3# B33 AD23
A34 Vddq 3.3 B34 Vddq 3.3
A35 AD22 B35 AD21
A36 AD20 B36 AD19
A37 Ground B37 Ground
A38 AD18 B38 AD17
A39 AD16 B39 C/BE2#
A40 Vddq 3.3 B40 Vddq 3.3
A41 #FRAME B41 IRDY#
A42 Spare B42 Spare
A43 Ground B43 Ground
A44 Spare B44 Spare
A45 VCC 3.3 B45 VCC 3.3
A46 #TRDY B46 DEVSEL#
A47 #STOP B47 Vddq 3.3
A48 Spare B48 PERR#
A49 Ground B49 Ground
A50 PAR B50 SERR#
A51 AD15 B51 C/BE1#
A52 Vddq 3.3 B52 Vddq 3.3
A53 AD13 B53 AD14
A54 AD11 B54 AD12
A55 Ground B55 Ground
A56 AD9 B56 AD10

EL BRAHMI FOUAD
bus 21

A57 C/BE0# B57 AD8


A58 Vddq 3.3 B58 Vddq 3.3
A59 Reserved B59 AD STB0
A60 AD6 B60 AD7
A61 Ground B61 Ground
A62 AD4 B62 AD5
A63 AD2 B63 AD3
A64 Vddq 3.3 B64 Vddq 3.3
A65 AD0 B65 AD1
A66 SMB1 B66 SMB0
• Broche devant être reliée à la masse.

Les bus ISA,EISA,PCI,AGP et V-Link :

PCI AGP AGP AGP


ISA PCI PCI-X
v2.1 1x 2x 4x
Largeur du
bus de
16 32 64 64 32 32 32
données en
bit
Fréquence
du bus en 8,33 33,33 33,33 133 66,66 66,66 66,66
Mhz
Taux de
transfert en 16,66 133,33 266,66 1066,6 266,66 533,33 1066,6
Mo/s

Pour le bus ISA, il s'agit des valeurs théoriques maximales du bus. Pour les valeurs réelles, il faudra
diviser ces valeurs par un coefficient variant entre 2 et 8. Ces coefficients dépendent du protocole utilisé
par le bus d'E/S. Ils correspondent au nombre de cycle utilisés pour le transfert d'une donnée sur le bus
ISA. Cette valeur est généralement paramétrable dans le bios.
Le bus V-Link a été conçus pour augmenter la bande passante entre les 2 chipsets de la carte mère, qui
jusque là étaient reliés via le bus PCI. Ce bus spécial est cadencé à 133 Mhz et est capable de géré des
données sur 8 bits. De plus le V-Link est un bus dit « Double Pumped » ce qui permet d’obtenir au final
une bande passante de 266 Mo/seconde entre le Southbridge et le Northbridge (c'est les noms génériques
des 2 chipsets).
La version 1x du bus AGP permet d'envoyer un Qwords ( 64 bits ) en deux cycles d'horloge. La version
2x permet d'envoyer un Qwords en un cycle. Pour le 4x les temps d'attentes entre deux émissions de
données ont été supprimés, ce qui permet de doubler le taux de transfert par rapport à la version 2x.

Résume
La vitesse du bus PCI est un diviseur de la vitesse du bus processeur.
Si la vitesse du bus est de 50 Mhz alors la vitesse du bus PCI est 50/1.5 = 33,333 Mhz. Une
remarque en ce qui concerne les bus PCI. Certaines cartes mères autorisent des fréquences

EL BRAHMI FOUAD
bus 22

de 75Mhz et 83 Mhz. Lorsque l'on utilise ces fréquences, on augmente légèrement la vitesse du
bus PCI. Il y a quand même une limite. Par exemple les cartes mères avec un bus processeur à
100 Mhz ou 133 Mhz ne permettent pas d'avoir un bus PCI fonctionnant à 50 Mhz, dans ce cas
il fonctionne d'ailleurs à 33,3333 Mhz. On à donc :

Vitesse du bus
66 Mhz 75 Mhz 83 Mhz
processeur
Fréquence du
33 333 333 Hz 37 500 000 Hz 41 500 000 Hz
bus PCI
Taux de
133 Mo/s 146 Mo/s 162 Mo/s
transfert

Cela permet de comprendre pourquoi sur certaines cartes mères les performances des cartes PCI
augmentent
http://worldserver.oleane.com/heissler/carte_mere/carte_mere.html - 2.Calcul de la bande passante
maximal d'un bus
Le taux de transfert théorique d'un bus se calcul de la manière suivante :

Fréquence_Bus_En_Hertz*Largeur_du_Bus_en_bits =Nombre
de bits par seconde
Nombre de bits par seconde / 8 = Nombre d'octect par seconde
Nombre d'octect par seconde / 1024 =Nombre de Ko par seconde
Nombre de kilo-octect par seconde / 1024 =Nombre de Mo par seconde

Exemple : Pour un bus PCI la fréquence du bus est de 33 Mhz et sa largeur est de 32 bits on a donc :
(((33 333 333*32 ) /8) / 1024) / 1024 = 127.15 MB/s

((33 333 333*32 )/8) / 1 000 000) = 133.33 Mo/s

Le bus mémoire et processeur


En ce qui concerne le bus mémoire il fonctionne à la même fréquence que le bus processeur sauf pour la
RAMBUS.

Mem Mem
Mem Mem Mem DDR Mem DDR
RamBus 1 RamBus 4
SDRAM SDRAM SDRAM SDRAM
canal canaux
PC100 PC133 PC1600 PC2100
PC800 PC800

Largeur du
bus de
données en 64 64 64 64 16 16
bit

EL BRAHMI FOUAD
bus 23

Fréquence
du bus en 100 133 100 133 800 800
Mhz

Taux de
transfert en 800 1064 1600 2133 1600 6400
Mo/s

Taux de
transfert en 762.93 1017.25 1525.87 2034.50 1525.87 6103.51
MB/s

EL BRAHMI FOUAD