Electronique Numerique

Electronique
Electronique Numérique
Numérique
Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 1

Famille des circuits Logique
Les circuits intégrés (logique) sont classés suivant leur caractéristiques et

performances électriques et leur technologies de fabrication
• La tension d’alimentation
• Les niveaux logiques en entrée et en sorties
• Les courant en entrée et en sorties
• La température de fonctionnement
• Les performances dynamiques
• Technologie Bipolaire
• Technologie CMOS
• BiCMOS
Nomenclature Commerciale
La nomenclature commerciale doit permettre (facilement) de déterminer la

famille logique du circuit. Les constructeurs de circuit logiques ont
finalement commencé à utiliser une nomenclature unifiée
1 2 3 7 8
SN 74 LS 76 N
1 – Circuit normal ou ayant une spécification particulière.

SN=normal
2 – Série (température), 74=civile[0,70°], 54=militaire[-55,125°]
3 – Famille (Ici : Low power Schottky)
4,5,6 – On peut s’en passer pour le moment
7 – La référence du circuit : 76 = 2 bascules JK
8 – Boîtier : N = dual in line plastique

Conventions pour tension et courants
I IL I IH
Vcc
H I IL
ICC VIH
IOL I IL IOH
VOL VOH
VIL
I IH
I IL

Modèle simplifié d’une porte Logique
Vcc
Vi1 Q1
Vi2
Logique Vo
Vin Q2
Q1
Q1fermé
fermé: :sortie
sortieau
auniveau
niveauhaut
haut
Q2
Q2fermé
fermé: :sortie
sortieau
auniveau
niveaubas
bas
Q1
Q1et
etQ2
Q2fermés
fermés: :interdit
interditpar
parlalalogique
logique(court
(courtcircuit)
circuit)
Q1
Q1et
etQ2
Q2ouvert
ouvert: :sortie
sortieen
enhaute
hauteimpédance
impédance

Famille TTL : Transistor Transistor Logique
Utilise
Utilisedes
destransistors
transistorsbipolaires.
bipolaires.
S’alimente
S’alimentepar
par5V
5V
constituée
constituéededeplusieurs
plusieursvariantes
variantes::
74
74: :TTL
TTLStandard,
Standard, Obsolète
Obsolète, ,(10ns,
(10ns,10
10mW)
mW)
74
74HH: :High
HighSpeed,
Speed,Obsolète
Obsolète, ,(6ns,
(6ns,22
22mW)
mW)
74
74LL: :Low
LowPower,
Power,Obsolète
Obsolète, ,(33ns,
(33ns,11mW)
mW)
74
74SS: :Schottky,
Schottky,remplacée
remplacéepar
parAS AS, ,(3ns,
(3ns,19
19mW)
mW)
74
74LSLS: :Low
LowPower
PowerSchottky,
Schottky,fortement
fortementutilisée
utiliséependant
pendantlongtemps,
longtemps,
elle est maintenant en perte de vitesse (10ns, 2
elle est maintenant en perte de vitesse (10ns, 2 mW) mW)
74
74ASAS: :Advanced
AdvancedSchottky
Schottky, ,(1.5ns,
(1.5ns,88mW)
mW)
74
74ALS
ALS: :Advanced
AdvancedLow LowPowe
PoweSchottky
Schottky, ,(4ns,
(4ns,11mW)
mW)
74
74FF: :Fast
Fast, ,rare
rare(3.7ns,
(3.7ns,5.5
5.5mW)
mW)

Porte TTL élémentaire 7400
Vcc=5V Le
Letransistor
transistorQ1
Q1nenefonctionne
fonctionnepas
pasen
en
transistor
transistormais
maisseulement
seulementcomme
comme
trois
troisdiodes
diodesreliée
reliéepar
parleurs
leursanodes
R2
anodes
R1 R4
1.6K
4K 130Ω
VVi1=V
=Vi2=0
=0Æ ÆVVB1 ==0.7V
0.7V
B3 Q3 i1 i2 B1
ÆQ2
Æ Q2etetQ4
Q4bloqués
B1
E1 B2
bloqués
Vi1 D3
Q2
ÆQ3
Æ Q3conduit
conduitet
etlalasortie
sortieest
estde
Q1
Vi2
E2
C1 Vo de
B4 Q4 l’ordre
l’ordrede
de44Volts
Volts
R3 VVi1 ==VVi2 ==5V,5V,sisiles
lesjonctions
jonctionsB1-Ei
B1-Ei
i1 i2
conduisentÆ =5.7VÆc’est
1K
conduisent ÆVVB1B1=5.7V Æc’esttroptrop
pour
pourles les33jonctions
jonctionsen ensérie
série
Vcc Æ ÆLes
Lesjonctions
jonctionsB1-C1,
B1-C1,B2-E2
B2-E2et et
B4-E4 conduisentÆ
B4-E4conduisent 2.1VÆ
ÆVVB1B1==2.1V
14 13 12 11 10 9 8
Æ
les
lesjonction
jonctiond’entrée
d’entréebloquées
bloquées
Æ
ÆQ2,Q4
Q2,Q4saturé, =0.9VÆ
saturé,VVB3B3=0.9V ÆQ3 Q3
1 2 3 4 5 6 7
bloquéÆ
bloqué Ælalasortie
sortieest
estde
del’ordre
l’ordre
GND
de 0.2V
de 0.2V

Caractéristique de transfert
Si
Si on
on fait
fait varier
varier la
la tensions
tensions d’entrée
d’entrée entre
entre 00 et
et
5V.
5V. On
On obtient
obtient la la caractéristique
caractéristique de
de la
la porte.
porte.
D’après
D’après cette
cette courbe
courbe on on peut
peut essayer
essayer de de
Vo déterminer
déterminerles lesniveaux
niveauxlogiques
logiques::
4
3 Niveau
Niveaubas
basen
enentrée
entrée::[0V-1.2V]
[0V-1.2V]
Niveau
NiveauHaut
Hauten
enentrée
entrée::[1.3V-5VV]
[1.3V-5VV]
2
Niveau
Niveaubas
basen
ensortie
sortie::0.2V
0.2V
1 Niveau
Niveauhaut
hauten
ensortie
sortie::[2.8V
[2.8V––4V]
4V]
0.4
1 2 3 4 Vi

Dans la pratique
Si on trace cette caractéristique

• Pour plusieurs circuits 7400,
• Pour le même Circuit mais à différentes températures
• Pour le même Circuit mais à différentes charges
On obtient une dispersion des courbes
Vo
4
3
Il faut donc prendre une
2
MARGE de sécurité
0.4
1 3 4 5 Vi
2

Niveau logique TTL en entrée
C’est nous qui appliquons les tension d’entrée,

C’est à nous d’éviter la zone de transition qui peut introduire des erreurs
Vo
4
VILmax = 0.8 V
3
VIHmin = 2 V
2
0.4
1 3 4 5 Vi
Bas 2
Haut
VILmax VIHmin

Les niveaux de sortie
C’est la porte qui impose la tension de SORTIE mais :
Si on demande trop de courant à Si on injecte trop de courant à une

une sortie au niveau haut, alors la sortie au niveau bas, alors la
tension de sortie baisse tension de sortie monte
L H Vcc
Faible Faible
IOH charge charge
H L
IOL

Niveau logique TTL en Sortie
VOLmax = 0.4 V
Vo VOHmin = 2.4 V
4
Haut
3
VOHmin 2.4
2
Zone interdite
1
VOLmax 0.4
Bas
1 3 4 5 Vi
2

Niveaux logique de la famille TTL 5V (récap)
5 5
haut
haut
2.4
2
0.8
Bas 0.4
0 Bas
0

Immunité au bruit
Les signaux issus de la porte A doivent être

interprétés correctement par la porte B
5 5
haut Marge de
haut
sécurité
2.4
2
A B
0.8
0.4
Bas 0 Marge de
0 Bas
sécurité
Immunité au bruit : ΔVN = 0.4 V

Autre façon de Voir l’immunité au bruit
Impulsion
parasite
2.4
2
VIHmin
0.8
0.4 VILmax
t

Les courants d’entrée
Niveau Haut
IIH
IIL
Niveau Bas
IILmax = 1.6 mA IIHmax = 40 µA

Les courants de sortie
Le courant de sortie dépend de la charge branchée à la sortie :

Une ou plusieurs portes
Charge résistive ou autre
IIL IIH
I0H
I0L IIL I0H IIH
IIL IIH V0H

V0L V0H
[0V - 0.4V] IIL IIH
[2.4V - 4V]
Si IOL augmente Si IOH augmente

Alors VOL augmente Alors VOL diminue
Risque de dépasser 0.4 V Risque de passer en dessous de 2.4 V
Ne sera plus interprétée Ne sera plus interprétée
Comme niveau bas Comme niveau haut

Courant de Sortie fam TTL
Les
Les constructeurs
constructeurs garantissent
garantissent que
que dans
dans le
le cas
cas le
le plus
plus
défavorable
défavorable::
Niveau
Niveau Bas
Bas :: la
la tension
tension de
de sortie
sortie VVOL reste inférieure à
OL reste inférieure à
VVOLmax == 0.4
0.4 VV tant
tant que
que lele courant
courant dede sortie
sortie IIOLOL ((injécté
injécté
OLmax
dans
danslalaporte)
porte)reste
resteinférieur
inférieuràà 16
16 mA
mA
Niveau
Niveau Haut
Haut :: la
la tension
tension de
de sortie
sortie VVOH reste supérieure
OH reste supérieure
àà VVOHmin == 2.4
2.4 VV tant
tant que
que le le courant
courant de de sortie
sortie IIOH
OHmin OH
(fourni
(fournipar
parlalaporte)
porte)reste
resteinférieur
inférieuràà 0.4
0.4 mA
mA

Les courants de la famille TTL
IIIHmax = 40 µA
IHmax = 40 µA IIOLmax = 16 mA
OLmax = 16 mA
IIILmax = 1.6 mA IIIHmax = 0.4 mA

IHmax = 0.4 mA
ILmax = 1.6 mA

Sortance
La
LaSORTANCE
SORTANCEreprésente
représentele
lenombre
nombremax maxdede
portes
portesque
quel’on
l’onpeut
peutbrancher
brancherààla
lasortie
sortied’une
d’une
autre
autreporte
portesans
sansdégrader
dégraderles
lesniveaux
niveauxlogiques
logiques
IILmax IIHmax
1.6mA 40µA
IOLmax IOHmax
16mA 1.6mA 0.4mA 40µA
1.6mA 40µA
V0L V0H
1.6mA 40µA
IOLmax IOHmax
Sortance
Sortance == IILmax
== IIHmax
== 10
10

Puissance Dissipée
La
La porte
porte ne
ne consomme
consomme pas
pas le
le même
même courant
courant quand
quand
sa
sasortie
sortieest
estauauniveau
niveauhaut
hautet
etau
auniveau
niveaubas
bas
5V
IICCHtyp =
= 1mA
1mA IICCLtyp =
= 3mA
3mA
Icc CCHtyp CCLtyp
1mA + 3mA
Pd typ = × 5V = 10 mW
2
La
La consommation augmente lélégèrement
consommation augmente gèrement avec équence. On
avec lala frfréquence. On peut
peut
considérer lalavaleur
considérer valeurde
de10
10mW
mWvalable
valablejusqu ’à une
jusqu’à équence de
unefrfréquence de11MHz
MHz

Comportement dynamique
Entrée
TTPtyp
Ptyp
=
= 10ns
10ns
Sortie
TPHL TPLH
TTPHLtyp
PHLtyp
=
= 8ns
8ns TTPLHtyp
PLHtyp
=
= 12ns
12ns
1 1
Fmax = = = 50 MHz
TPLH + TPHL 20ns
Porte collecteur Ouvert 5V
R4
130Ω
La
Lamajorité
majoritédes
descircuit
circuitTTL
TTLonondes
dessortie
sortietotem-pole
totem-pole
Certains
Certainscircuits
circuitsont
ontdes
dessorties
sortiesCollecteur
CollecteurOuvert
Ouvert Q3
La
Lapartie
partiehaute
hautedudutotem-pole
totem-poleaaétéétésupprimée
supprimée D3
Q4
5V SiSi Q4
Q4 est
est conducteur,
conducteur, lala sortie
sortie est
est au
au
niveau bas
niveau bas
Totem pole
SiSi Q4 est bloqué, la sortie
Q4 est bloqué, la sortie est est
déconnectée.
déconnectée. Le Le niveau
niveau haut,
haut, peut
peut
être obtenu par une résistante externe
être obtenu par une résistante externe
Vi1 Q2 Vc
Vi2 Q1 Vo
Q4
Porte collecteur
Ouvert

Avantage des portes collecteur ouvert
LaLa tension
tension Vc
Vc peut
peut aller
aller jusqu’à
jusqu’à 30v
30v et
et lele courant
courant absorbé
absorbé par
par
lala porte
porte peut
peut aller
aller jusqu’à
jusqu’à 40 40 mA.
mA. Cela
Cela permet
permet par
par exemple
exemple
dedecommander
commanderun unRelais
Relaisdirectement
directement
On
On peur
peur connecter
connecter deux
deux sorties
sorties pour
pour faire
faire un
un ET
ET câblé
câblé :: Pour
Pour
que
quelalasortie
sortiesoit
soitH,
H,ililfaut
fautque
queles
lesdeux
deuxsorties
sortiessoit
soitHH
Vc
Vc
relais
ET cablé

Porte à Sortie 3 états (Tristate)
33niveaux
niveauxlogiques
logiques::
Niveau
NiveauBas
Bas(L)
(L)
Niveau
NiveauHaut
Haut(H)
(H)
Niveau
NiveauHaute
HauteImpédance
Impédance(HZ)
(HZ)
5V
ComQH QH
ComQL sortie ComHZ

QL
ComHZ
ComHZ == 11 :: fonctionnement
fonctionnement
Étage de sortie normal
normal::sortie
sortie22états
états
ComHZ
ComHZ == 00 :: 22 transistors
transistors
bloqués,
bloqués, sortie
sortie déconnectée
déconnectée ==
ComHZ haute
hauteimpédance
impédance

TTL : Sorties 3 états (2)
Vcc=5V
R2
R1 R4
1.6K
4K 130Ω
Q3
Vi1 Q2 D3
Q1
Vi2 Vo
Vc Q4
R3
1K

Utilisation des circuits tristate
HZ Circuit
Circuit11
Seul
Seul le
le circuit
circuit qui
qui est
est
sélectionné
sélectionné pour
pour écrire
écrire
HZ Circuit
Circuit11 dans
dans le le bus
bus doit
doit être
être en
en
basse
basse impédance,
impédance, toustous
les
les autres
autres doivent
doivent être
être
HZ Circuit
Circuit11 déconnectés
déconnectés c.a.dc.a.d en
en
haute
haute impédance
impédance
BUS

Porte avec entrée Trigger de Schmitt
La
La caractéristique
caractéristique de
de transfert
transfert
comporte
comporte un hystérésis. Le
un hystérésis. Le seuil
seuil
de
de basculement
basculement H-LH-L n’est
n’est pas
pas lele
même
même que que lele seuilseuil de de
Vo basculement
basculementL-H L-H
4
2
Mise
Miseenenforme
formedesdessignaux,
signaux,
1 retardateur
retardateurd'impulsions,
d'impulsions,
Vi élargisseur
élargisseurd'impulsions,
d'impulsions,
0.4 0.8 1.2 1.6 2 oscillateurs
oscillateurs

Mise en forme des signaux
Oscillations
Basculement
Signal variant lentement instantané

TTL Schottky et Low Power Schottky
Vcc=5V Vcc=5V
R2 R6 R1 R2 R3
900Ω 50Ω 20K 8K 120Ω
R1
2.8K Q3 Q3
74LS00
74S00
Q4 Q4
Q1 Q2 D1
R5 Vi1 R7 4k
3.5k Vo Q1
Vi1 Vi2
R4 Vo
Q6 D2 Q5
Vi2
R3 R4 12k
R5 R6
500Ω 250Ω D4 1.5k 3k
D1 D2 D3
Q5 Q2
Ces
Cestechnologies
technologiesutilise
utilisedes
desdiodes
diodesetetdes
destransistors
transistorsSchottky
Schottkyqui quion
on
lala particularité
particularité de
de ne ne pas
pas se se saturer
saturer etet de
de commuter
commuter plus plus
rapidement.
rapidement. En En baissant
baissant lala valeur
valeur des
des résistance
résistance sur
sur lala 74S,
74S, on
on
accélère
accélère lalacommutation
commutationmaimaion onaugmente
augmentelalaconsommation
consommation

Quelques courbes
VOH
VOL

Tableau comparatif
74 74S 74LS 74AS 74ALS

VILmax 0.8 0.8 0.8 0.8 0.8
VIHmin 2 2 2 2 2
VOLmax 0.4 0.5 0.5 0.5 0.5
VOHmin 2.4 2.7 2.7 2.7 2.5
Tp (ns) 10 3 9.5 1.5 4
Pd (mW) 10 19 2 8.5 1
IILmax (mA) 1.6 2 0.4 0.5 0.2
IIHmax (µA) 40 50 20 20 20
IOLmax (mA) 16 20 8 8 8
IOHmax (mA) 0.4 1 0.4 2 0.4
Fmax (Mhz) 35 125 40 200 70

Famille CMOS (MOS Complémentaire)
Fabriquée
Fabriquéeavec
avecdes
desMOS
MOSààenrichissement
enrichissementcanal
canalNNet
etcanal
canalPP
Consommation
Consommationquasi quasinulle
nulleen
enbasse
bassefréquence
fréquence
AAl’origine
l’originetrès
trèslente
lente(série
(série4000),
4000),aujourd’hui,
aujourd’hui,on
onsait
saitfabriquer
fabriquer
des
descircuit
circuitCMOS
CMOSrapide
rapide
Souplesse
Souplessed’alimentation
d’alimentation 3V 3V<<Vdd-Vss
Vdd-Vss<<1818
Meilleure
Meilleureimmunité
immunitéau aubruit
bruit
ID ID
D D
G B G B
V GB
S
V GB S
VTH =1V VTH = -1V
VGS < VTH OFF , R =1010 Ω V GS > VTH OFF , R =1010 Ω
VGS >> VTH ON , R = qq 100enes Ω

V GS << VTH ON , R = qq 100enes Ω

Structure de la porte élémentaire
Vo
VDD
Vdd
Sans buffer
Q1
P Vss
Vss==00pour
poursimplifier
simplifier
Vo Vi=0,
Vi=0,VVGS1=-Vdd, ,VVGS2=0,
GS1=-V GS2=0,
Vi
dd
n Q1:ON,
Q1:ON,Q2:OFF,
Q2:OFF,Vo=V
Vo=Vdd
Q2 dd
Vss Vi
Vi=V
Vi=Vdddd, ,VVGS1=0, VGS2=V ,
GS1=0, VGS2=Vdd,
dd Vss VT Vdd
Q1:OFF,
Q1:OFF,Q2:ON,Q2:ON,Vo=0
Vo=0
VSS V DD + V SS
VDD VT =
2
Avec buffer Buffer
Vo
Q1 Vdd
Vi Vo
Q2
Vss Vi
VSS Vss VT Vdd

Porte NAND et NOR
VDD VDD
Q1
Vi1
Vi1 Q1 Q2
Vo Q2
Vi2
Vi2
Q3 Vo
Q3 Q4
Q4
VSS VSS

Niveaux logiques
Vo
Vdd
∆Vo H
Io<<1µA
Io 1µA ::∆Vo
∆Vo==0.05V
0.05V
Io<<0.5mA
Io 0.5mA::∆Vo
∆Vo==10%Vdd
10%Vdd
Io
Io>>0.5mA
0.5mA::voir
voircourbes
courbes
∆Vo L Vi
0 Bas Haut
VT Vdd
∆Vi ∆Vi
Sans
Sansbuffer
buffer::∆Vi
∆Vi==20%
20%VVDD
DD
Avec
Avecbuffer
buffer::∆Vi
∆Vi==30%
30%VVDD
DD

Courants de la famille CMOS
VDD
Le courant d’entrée est nul car on attaque sur des Q1

grilles isolées
Le courant de sortie circule à travers la résistance Vi Vo
RDSON du MOS conducteur. Q2
La chute de tension dans cette résistance fait que
VO dépend fortement de IO
VSS
VOH VOL Vdd

Vdd=5v Vss=masse
charge
5 5 25°
4 Vdd 4 IOL
3 3 VOL
VOH
25°
2 IOH 2
1 1
charge
IOH IOL
1 2 3 4 5 6 7 8 mA 1 2 3 4 5 mA

Immunité au bruit
Les signaux issus de la porte A doivent être interprétés correctement par la porte B
5 haut haut 5
Marge de
sécurité
A B
Marge de
sécurité
0 Bas Bas 0
Immunité au bruit : ΔVN = ΔVi - ΔVo

On peut augmenter l’immunité en augmentant l’alimentation
Sortance
La sortance n’est pas limitée par les courants puisque

le courant d’entrée des portes CMOS est nul.
Mais chaque porte branchée ajoute sa capacité (7.5
pF) qui augmente la capacité de charge ce qui
détériore le temps de propagation
Dans la pratique, on évite de dépasser une sortance
de 50

Comportement dynamique
Le temps de propagation dépend du circuit RC constitué de RDS

et de la capacité de charge
A chaque basculement, il faut charger ou décharger C à travers
la résistance RDS. (τ = RDS C)
Il faut Diminuer C et augmenter VDD (pour diminuer RDS)
1
t RDS =
200
p(ns)
k (VGS − Vth )
T=25°C
5V
VDD
10V
100
RDS
Ccharge
15V
C L(pF)
100 200

Consommation
En statique la porte ne consomme rien un des deux transistors

est bloqué
Quand Vi = VT (basculement), les deux transistors conduisent
simultanément et un courant circule entre Vdd et la masse
En haute fréquence, on a beaucoup de basculement, donc la
consommation augmente
P(mw)
Vo
1.5
Idd
0.5
Vi f(Hz)
1k 10k 100k 1M

Quelques Variantes de la famille CMOS
Serie 4000 : CMOS standard (l'ancêtre)

74C : série 4000 avec brochage TTL
74AC : advanced CMOS
74ACT : advanced CMOS compatible TTL
74HC : High-Speed CMOS Logic
74HCT : High-Speed CMOS Logic compatible TTL
74AHC : Advanced High-Speed CMOS Logic
74AHCT : Advances High-Speed CMOS Logic compatible TTL
74BCT : BiCMOS technology
74ABT : Advanced BiCMOS
74LV : Low Voltage HCMOS Technology
74LVC : Low Voltage CMOS
74ALVC : Advanced Low Voltage CMOS
74LVT : Low Voltage Technology
74ALVT : Advanced Low Voltage Technology
74ALB : Advanced Low voltage BiCMOS
74CBTLV : Low Voltage Bus Switches (Crossbar technology)

Pinout de la famille 74C
Les circuit la famille 74C sont les même

que les circuit de la série 4000 sauf qu’il
ont le même brochage que la famille TTL
Vcc Vcc
14 13 12 11 10 9 8 14 13 12 11 10 9 8
1 2 3 4 5 6 7 1 2 3 4 5 6 7
GND GND
7400 CD 4011
74C00
74xx00

Les famille High Speed Cmos et Advanved CMOS
HC, HCT, AHC, AHCT, AC, ACT
Même structure que la famille CMOS

Transistors à grille silicium
Technologie de fabrication plus avancée 3, 2 et 1 µm
Capacité de grille plus faible → rapidité
Faible consommation comme la CMOS
Plus rapide, similaire TTL
Courant de sortie plus important → driving capability
Alimentation max ramenée à 6V

Famille BiCMOS : BCT, ABT …
Vcc Vcc
D1 D1
chute de
tension R1
R2
Q1
Q2
p
Vi Q3
M1
n contre Vo
inverseur
d'entrée réaction
Avantages
Avantagesde deCMOS
CMOS::Faible
Faibleconsommation,
consommation,courant
courantd’entrée
d’entréenul
nul
Avantage
Avantagede deBipolaire
Bipolaire::Courant
Courantdedesortie
sortieimportant
important (Driving
(Driving
capability)
capability)

Interface TTL-CMOS-TTL
5V
CMOS Æ TLL
Aucune interface n’est nécessaire
CMOS TTL
5V
TTL Æ CMOS
2kΩ
VOH garanti par TTL = 2.4V
insuffisant pour CMOS
TTL CMOS La résistance de pull up garanti
Niveau haut > 4.6V
Niveau bas < 0.4V

Les circuits
Combinatoires
Usuels

Les multiplexeurs
E0
E1
N S
E N-1
A0 A1 An-1
n
Choisir une voie parmi N

Le choix se fait par n entrées adresse
Il faut que 2n ≥ N
Multiplexeur 1 parmi 4
E0
E1
E2
S S = E0 A0 A1 + E1 A0 A1 + E 2 A0 A1 + E 3 A0 A1
E3
A1 A0
E0
E1
E2 S
E3
A1 A0

Association de multiplexeurs
E0
E1 1/4
E2
E3
E4
E5 1/4
E6
E7
1/4
E8 S
E9 1/4
E 10
E 11
E 12
E 13 1/4
E 14
E 15
A0 A1 A2 A3

Sélectionner un mot parmi 4
S7
S6
S5
S4
7
S3
6 S2
5 S1
4
S0
3
A7 2
A6 1
A5 0
B7 A4
B6 A3
B5 A2
C7 B4 A1
C6 B3 A0
C5
MXR 1/4
B2
D7 C4 B1
D6 C3 B0
D5 C2
D
A 43 C1
D3 C0
D2
D1
D
A 03
N mots Æ multiplexeurs 1/N A0

A1
M bits Æ M multiplexeurs
Réalisation de fonctions
ab F
00 0 0
01 1 1 Mux S= F
10 1 1 4 vers 1
11 0 0
a b
Toute fonction logique de n variables est réalisable à

l’aide d’un multiplexeur 1 parmi 2n
On utilise la première forme canonique, la fonction
est définie pour tous les monomes

Réalisation d’une fonction simplifiée
F = B + AC + A D
00
01
F
1 10
1 11
D C B A

Multiplexeur du commerce : exemple
E0 E 15
E1 S E 14
E2 E 13
E 12 74LS151
E3 74LS151 S
S E 11
E4 E 10
E5 E9
E6 E8 E
E7 S
E A2 A1 A0
E7
E6
E5
E4
E3 S
E = 0 Æ Multiplexeur
E2
E = 1 Æ S= 0 ∀ Ai et Ei E1
E0 E
S S
A3 A 2 A 1 A 0

Les démultiplexeurs
S0
S1
E N
SN-1
An-1 A1 A0
Aiguille l’entrée vers une des N sorties

Le choix se fait par n entrées adresse
Il faut que 2n ≥ N

Démultiplexeur 1 / 4
E E
S0 S0
S 0 = E A1 A0
S1 S1
S 1 = E A1 A0
S2 S2
S 0 = EA1 A0
S 0 = EA1 A2 S3 S3
A1 A0 A1 A0
Sortie non Sortie non

sélectionnée sélectionnée
=0 =1

Décodeur
Un décodeur est un démultiplexeur particulier

La sortie sélectionnée = 0
Les sorties non sélectionnées = 1
S0 S0
S1 S1
S2 S2
S3 S3
A1 A0 A1 A0

Décodeur / Démultiplexeur du commerce
S0
S1
S2
G0 S3
S4
S5
G1 S6
74154 S7
S8
S9
S 10
S 11
S 12
S 13
S 14
S 15
A3 A0 A2 A 1
G1 G0
0 0 décodeur
0 entrée
Démultiplexeur
entrée 0
1 1 Inhibé : toutes les sorties = H

Les circuits d’identification : Comparateurs
a0 On sait que deux nombres

a1
A A=an…a3a2a1a0 et
an
S B=bn…b3b2b1b0 sont égaux
A = B Æ S=1 si tous les bits de même
b0 A ≠ B Æ S=0 poids sont égaux.
b1
B L’élément de base est donc
bn
le comparateur élémentaire
de 2 bits :
a0 So
bi
b0 ai 0 1
a1 S1
0 1 0
b1 1 0 1
S
S i = ai bi + ai bi = ai ⊕ bi
an Sn a i
bn S
i
b i

Comparateur du commerce : 74LS85
A0
A1 Comparateur de 2 mots de 4 bits
A2
A3 74LS85 A > B Æ OA>B = H, OA=B = L, OA<B = L
B0
B1
A < B Æ OA<B = H, OA=B = L, OA>B = L
B2
A = B Æ OA=B est connectée à IA=B
B3
IA>B OA>B pour les autres, sorties voir tableau
IA=B OA=B
IA<B OA<B

Cascadage des 74LS85
Pour
Pourcomparer
comparerDeux
Deuxmots
motsde
deplus
plusde
de44bits
bitschacun
chacun::
--Pour
Pourle lecomparateur
comparateurde deplus
plusfaible
faiblepoids
poids::
IIA<B== L,
L, IIA>B = L, I A=B== HH
A<B A>B = L, IA=B
-- Pour
Pour lesles autres,
autres, connecter
connecter les
les entr ées de
entrées de
cascadage
cascadage aux aux sortie
sortie coresponsables
coresponsables
A0 A4 An-4
A1 A5 An-3
A2 A6 An-2
A3 A7 An-1
74LS85 74LS85 74LS85
B0 B4 Bn-4
B1 B5 Bn-3
B2 B6 Bn-2
B3 B7 Bn-1
1
IA=B OA=B IA=B OA=B IA=B OA=B
IA>B OA>B IA>B OA>B IA>B OA>B
IA<B OA<B IA<B OA<B IA<B OA<B
0

Les circuits Arithmétique : Additionneur
r n-2 r1 ro b i a i r i-1
a n-1 a2 a1 ao
b n-1 b2 b1 bo + Σ
r n-1 s n-1 s2 s1 so
ri si
b 3 a 3 b 2 a 2 b 1 a 1 b 0 a 0 re
Σ Σ Σ Σ
r2 r1 r0
r3 s 3 s 2 s 1 s 0

Additionneur élémentaire
bi ai bi ai
ri-1 00 01 11 10 Si ri-1 00 01 11 10 Ri
0 0 1 0 1 0 0 0 1 0
1 1 0 1 0 1 0 1 1 1
( ) (
si = ri −1 ai bi + ai bi + ri −1 ai bi + ai bi ) ri = ai bi + ai bi ri −1 + ai bi ri −1
si = ri −1 ai ⊕ bi + ri −1 ai ⊕ bi ri = ai bi + ri −1 (ai ⊕ bi )
si = ai ⊕ bi ⊕ ri −1 bi a i r i-1
Half adder
full adder
r i si
Additionneur à retenue anticipée
Pour réduire le temps de calcul dû à la propagation
de la retenue, chaque étage calcule sa propre retenue
entrante sans attendre les étages précédents
b3 a 3 b2 a 2 b1 a 1 bo ao
re
calcul calcul calcul calcul
r3 r2 r1 r0
Σ Σ Σ Σ
r3 s3 s2 s1 so
Bloc de génération de la retenue
ri = ai bi + (ai + bi )ri −1
ai bi = Gi : Génération de la retenue : la retenue est générée localement

ai + bi = Pi : Propagation de la retenue : la retenue vient de l’étage de droite
ro = Go + Po re
r1 = G1 + P1 ro = G1 + P1G0 + P1P0 re
r2 = G2 + P2 r1 = G2 + P2G1 + P2P1G0 + P2P1P0 re
r3 = G3 + P3 r1 = G3 + P3G2 + P3P2G1 + P3P2P1G0 + P3P2P1P0re
Le temps de calcul de la
retenue est le même ∀ l’étage.
Il est égal à 3 temps de
propagation d’une porte

Exemple additionneurs du commerce
b3 a 3 b2 a 2 b1 a 1 bo ao
b1 bo a 1 a o re 74LS83
re
7482 calcul calcul calcul calcul
r3 r2 r1 r0
Σ Σ Σ Σ
r1 s1 s o
r3 s3 s2 s1 so
Additionneur
série 2 bits Additionneur à retenue
anticipée 4 bits

Afficheurs 7 segments
a
f b
e c
d AC
a b c d e f g
a b c d e f g
CC
Se commandent Se commandent
par niveau haut par niveau bas

Décodeur BCD 7 segments – Cathode commune
a
f b
g
e c
d
BA
00 01 11 10
DC
00 1 0 1 1
01 0 1 1 0
11 x x x x
10 1 1 x x
a = AC + AB + D + AC e = AC + AB
b = AB + C + AB f = CB + D + AB + AC
c = B + A+C g = BC + D + AB + BC
d = ABC + AC + AB + BC
Pilotage des afficheur 7 segments
Vcd
Vcd
Décodeur
a b g a R R R
R R R
Décodeur b a
Décodeur
a b
b
g
R R R
g
g
g b a
g b a
Anode Commune
Commande par Cathode Commune
niveau bas Cathode Commune
Commande par niveau
Décodeur à sortie Commande par niveau
haut, sortie OC
totem-pole ou haut, sortie totem-pole
Consommation même si
collecteur ouvert Faible éclairement
l’afficheur est éteint
Résistances internes au
− V décodeur = simplicité
R =
V cd D V − V
d’utilisation R = cd D
I dn I dn

Décodeurs BCD-7seg du commerce
A a A a 7446 /47 : commande par
B
N B b N
C
b niveau bas, Sortie collecteur
C c
D
c
D d
ouvert
d
e e 7448 : commande par niveau
LT f f haut. Résistances intégrées
g
BI
g 7449 : commande par niveau
RBI
BI/RBO
haut, sortie collecteur Ouvert
7446/47/48 7449 7446 : Vcdmax = 30 V
7447 : Vcdmax = 15 V
7449 : Vcdmax = 5 V
L’entrée RBI et la sortie RB0 permettent de ne pas afficher les zéros de gauche
N ≠ 0 , il est affiché et RBO = 1
0
RBI N = 0, l'afficheur est éteint et RBO = 0
1 N affiché ∀ sa valeur, RBO = 1
LT D C B A LT D C B A LT D C B A LT D C B A
RBI RBO RBI RBO RBI RBO RBI RBO
g f e d c b a g f e d c b a g f e d c b a g f e d c b a

Les circuits
Séquentiels
Usuels

Bascule RS et RSH
S R Q
0 0 indéterminé
0 1 0
1 0 1
1 1 mémoire
H=1 Æ Table de vérité
H=0 Æ mémoire

Bascule JK et JKH
La bascule JK lève l’indétermination du cas entrées = 00
J K Q
0 0 mémoire
0 1 0
1 0 1
1 1 basculement
H=1 Æ Table de vérité
H=0 Æ sorties inchangées

Les bascules réagissant sur front d’horloge
Bascule en permanence dans l’état Mémoire

sauf pendant les fronts de l’horloge
Deux techniques :
Utiliser
Utiliserun
undétecteur
détecteurde
defront
frontsur
surl’entrée
l’entréehorloge
horloge
Utiliser
Utiliserune
unestructure
structureMaître
MaîtreEsclave
Esclave

Bascule JK avec détecteur de Front descendant
J Q
H Détecteur
H’
De front
K /Q
H’
H J K Q
È 0 0 mémoire
È 0 1 0
È 1 0 1
È 1 1 basculement

Exemples de détecteurs de front
On exploite le retard
élémentaire des
portes logiques

Bascule RS Maître Esclave
H S R Q
È 0 0 ?
È 0 1 0
È 1 0 1
È 1 1 mémoire
Maître transparent Maître Opaque

Esclave Opaque Esclave Transparent

Bascule JK Maître Esclave
H S R Q
È 0 0 mémoire
È 0 1 0
È 1 0 1
È 1 1 basculement
Maître transparent Maître Opaque

Esclave Opaque Esclave Transparent

Bascule D
D Q D Q
H H
/Q /Q
H = 1 : Q suit D Pendant le front descendant de

H = 0 : Q reste bloqué : H, Q prend la valeur de D et la
état mémoire garde jusqu’au prochain front
D D
H H
Q Q

Convention de dessin
J Q J Q
H H
K Q K Q
Bascule réagissant sur Bascule réagissant sur

niveau haut de H (latch) niveau bas de H (latch)
J Q J Q
H H
K Q K Q
Bascule réagissant sur Bascule réagissant sur

front montant de H front descendant de H

Entrée de forçage Clear et Preset
L’entrée
L’entréeCCforce sortieàà00 ∀∀J,J,K,
forcelalasortie K,HH
L’entrée
L’entrée PPforce sortieàà11 ∀∀J,J,K,
forcelalasortie K,HH
IlIlne
nefaut
fautpas
pasactiver
activerCCet
etPPsimultanément
simultanément
P P
J Q J Q
H H
K /Q K /Q
C C
C et P actifs au C et P actifs au
niveau bas niveau haut

Application : Circuit Anti-rebond

Les
Registres

Registres
A0 D Q Q0
H Un registre est une association de
N bascules réalisant la fonction de
A1 D Q Q1 mémoire N bits
H
A2
Au front d’horloge, l’information
D Q Q2
A33A22A11A00 est copiée dans
H
Q33Q22Q11Q00 et y reste jusqu’au
A3 D Q Q3
prochain front
H H

Registre Latch
A0 D Q Q0
H
Tant que l’horloge est à 1, les
A1 D Q Q1
sortie Q suivent les entrée A
H
Quand l’horloge passe à zéros, les
A2 D Q Q2 sorties Q restent bloquées
H (mémoire) jusqu’à ce que l’horloge
passe de nouveau à 1
A3 D Q Q3
H H

Exemple de registre commercialisé

Registres à décalage
AA chaque
chaque coup
coup d’horloge,
d’horloge, lele contenu
contenu d’une
d’une bascule
bascule est
est remplacé
remplacé parpar celui
celui de
de la
la
bascule
bascule àà sa
sa gauche
gauche Æ Æ tous
tous les
les bits
bits sont
sont alors
alors décalés
décalés vers
vers la
la droite
droite
ES
ES constitue
constitue l’entrée
l’entrée série,
série,
ABCD
ABCD constituent
constituent les
les sorties
sorties parallèle,
parallèle,
SS
SS est
est la
la sorties
sorties série
série
A B C D (SS)
ES
D Q D Q D Q D Q
Clk Clk Clk Clk

Clk
A B C D (SS)
ES J/S Q J/S Q J/S Q J/S Q
Clk Clk Clk Clk

K/R Q K/R Q K/R Q K/R Q
Clk

Registre à décalage avec chargement parallèle synchrone
QA QB QC QD SS
S/L
ES D Q D Q D Q D Q
H H H H
A B C D
ES
ES :: Entrée
Entrée séries
séries
AA BB CC D H
D :: entrées
entrées parallèles
parallèles
QQAA Q
QBB Q
QCC QQDD :: sorties
sorties parallèles
parallèles
SS
SS :: sorties
sorties série
série S/L
S/L
S/L :: entrée
entrée de de control
control ::
S/L
S/L == 11 :: décalage
décalage Chargement décalage
S/L
S/L == 00 :: chargement
chargement parallèle
parallèle
synchrone
synchrone (au (au coup
coup d’horloge)
d’horloge)

Registre à décalage avec chargement parallèle asynchrone
QA QB QC QD SS
ES D P Q D P Q D P Q D P Q
H H H H
C C C C
H
S/L
A B C D
S/L = 0 Æ chargement parallèle sans attendre le coup d’horloge
S/L = 1 ⇒ C = P = 1 ⇒ bscules libres ⇒ décalage

S/L = 0 ⇒ C = A, P = A
Si A = 0 ⇒ C = 0, P = 1, ràz de la bascule ⇔ chargement de A
Si A = 1 ⇒ C = 1, P = 0, ràu de la bascule ⇔ chargement de A

Registre à décalage bidirectionnel
QA QB QC QD
ESD
ESG MXR D Q MXR D Q MXR D Q MXR D Q

H H H H
H
Dir
ESG : entrée série gauche

ESD : entrée série droite
Dir = 0 ⇒ décalage à gauche
Dir = 1 ⇒ décalage à droite

Registre à décalage Universel
QA QB QC QD
ESD
ESG D Q MXR D Q MXR D Q MXR D Q

MXR MXR MXR MXR
H H H H
H
SL0
SL1
A B C D
SL1 SL0
0 0 Décalage à gauche
0 1 Décalage à droite
1 0 Chargement parallèle synchrone
1 1 Non utilisé

Les
Compteurs
Asynchrones

Conteur Asynchrone
A B C D
1 J Q 1 J Q 1 J Q 1 J Q
H H H H H
1 K /Q 1 K /Q 1 K /Q 1 K /Q
JJ =
= KK =
= 11 Æ
Æ Basculement
Basculement àà chaque
chaque coup
coup d’horloge
d’horloge
A 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0
D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0
Décimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1

Pourquoi asynchrone ?
Les bascules ne changent pas toutes en même temps.
Chaque bascule change un temps de propagation après la
bascule précédente ce qui engendre des états transitoires
États transitoires
7 6 4 0 8
A
B
C
D
Tp Tp Tp

Décompacteur asynchrone
A B C D
1 J Q 1 J Q 1 J Q 1 J Q
H H H H H
1 K /Q 1 K /Q 1 K /Q 1 K /Q
A B C D
1 J Q 1 J Q 1 J Q 1 J Q
H H H H H
1 K /Q 1 K /Q 1 K /Q 1 K /Q
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0
B 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0
C 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0
D 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
Décimal 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

Décompteur , autre méthode
A B C D
1 J Q 1 J Q 1 J Q 1 J Q
H H H H H
1 K /Q 1 K /Q 1 K /Q 1 K /Q
/A /B /C /D
D C B A /D /C /B /A
0 0 0 0 0 1 1 1 1 15
1 0 0 0 1 1 1 1 0 14
2 0 0 1 0 1 1 0 1 13
3 0 0 1 1 1 1 0 0 12
4 0 1 0 0 1 0 1 1 11
5 0 1 0 1 1 0 1 0 10
6 0 1 1 0 1 0 0 1 9
7 0 1 1 1 1 0 0 0 8
8 1 0 0 0 0 1 1 1 7
9 1 0 0 1 0 1 1 0 6
10 1 0 1 0 0 1 0 1 5
11 1 0 1 1 0 1 0 0 4
12 1 1 0 0 0 0 1 1 3
13 1 1 0 1 0 0 1 0 2
14 1 1 1 0 0 0 0 1 1
15 1 1 1 1 0 0 0 0 0

Compteur décompteur Asynchrone
Q0 Q1 Q2 Q3
1 J Q 1 J Q 1 J Q 1 J Q
H H
MXR
H
MXR
H
MXR
H
1 K /Q 1 K /Q 1 K /Q 1 K /Q
Dir
Au changement de direction, si Q=1, le passage à /Q génère un

front descendant provoquant un changement d’état de la
bascule suivante ce qui peut être indésirable.

Compteur décompteur Asynchrone Amélioré
L’idée est de mettre les bascules en mode mémoire (J = K = 0)

pendant le basculement des horloges entre Q et /Q
Q0 Q1 Q2 Q3
J Q J Q J Q J Q
H H
MXR
H
MXR
H
MXR
H
K /Q K /Q K /Q K /Q
Dir
H123
Détecteur de front
Dir
J/K

Compteur modulo N
Compteur nn bits
bits Compteur
Compteur modulo
modulo 2nn
Compteur modulo
modulo N < 2nn Détecter N et ràz le
Compteur
Détecteur
de N
H Compteur n bits
C

Compteur modulo 10 : Décade
On détecte le 10 = 1 0 1 0 et
et on s’en
sert pour remettre le compteur à 00
D C B A
Compteur 4 bits H
C

Réalisation d’une décade par action sur les entrées JK
Le
Le bitbit AA change
change d’état
d’état àà chaque
chaque impulsion
impulsion d’horloge,
d’horloge, on
on utilise
utilise
une
une bascule
bascule avec avec H HAA =
= Clk,
Clk, J=K=1
J=K=1
D C B A
0 0 0 0 0
Le
Le bitbit BB change
change àà chaque
chaque front
front descendant
descendant de de AA sauf
sauf pour
pour lala
1 0 0 0 1 transition
transition 9→0, 9→0, dans
dans cece cas
cas onon va
va forcer
forcer la
la bascule
bascule àà l’état
l’état
2 0 0 1 0 mémoire
mémoire Æ ÆH HBB =
= A,
A, JJ =
= K=/D
K=/D
3 0 0 1 1 Le
Le bitbit CC ne
ne pose
pose pas
pas de
de problème,
problème, ilil change
change àà chaque
chaque front
front
4 0 1 0 0
5 0 1 0 1
descendant
descendant de de BB ÆÆ Hc=B,
Hc=B, J=K=B
J=K=B
6 0 1 1 0 L’horloge
L’horloge de de la
la bascule
bascule D D ne
ne peut
peut être
être commandée
commandée par par lele bit
bit
7 0 1 1 1 CC seul
seul car
car celui-ci
celui-ci n’a
n’a pas
pas de
de transition
transition pour
pour le
le passage
passage 9→10,
9→10,
8 1 0 0 0 ilil faut
faut trouver
trouver un un signal
signal qui
qui aa un
un front
front descendant
descendant après
après 77 etet
9 1 0 0 1
après
après 9, 9, le
le signal
signal C+DA
C+DA présente
présente cette
cette condition
condition
0 0 0 0 0
A B C D
1 J Q J Q 1 J Q 1 J Q
H H H H H
1 K /Q K /Q 1 K /Q 1 K /Q

Division de fréquence
1 J Q
Une bascule divise H
H
la fréquence par 2 Q
1 K
Une compteur modulo N … f/N

divise la fréquence par N
f Compteur
Fréquence du MSB = H
modulo N
fréquence de l’horloge / N
ràz ràz
0 1 2 3 4 0 1 2 3 4 0 1
Compteur
modulo 5

Mise en cascade des compteur asynchrones
… … …
Compteur Compteur Compteur

H
i+2 i+1 i
Le MSB du compteur i est appliqué à

l’horloge du compteur i+1 (suivant)
Chaque fois qu’un compteur repasse à 0,

le compteur suivant est incrémenté

Compteur BCD
0 0
0 1
0 2
0 3
0 4 On obtient un compteur
0 5
0 6 BCD en cascadant des
0 7 compteurs modulo 10
0 8
0 9
1 0
1 1
1 2
1 3 Dizaines Unités
1 4
1 5
1 6 D C B A D C B A
1 7 Décade Décade H
1 8
1 9
2 0
2 1
... ...

Le compteur Binaire 74LS93
QA H B QB QC QD
1
J Q Conteur
HA
Binaire 3 bits
1 K C C
RàZ

La décade Asynchrone 74LS90
QA H B QB QC QD
1 P PD
J Q Conteur
HA
Modulo 5
1 K C C
RàZ Rà9

Horloge secondes , minutes Heures
Décodeur Décodeur Décodeur Décodeur Décodeur Décodeur

BCD-7seg BCD-7seg BCD-7seg BCD-7seg BCD-7seg BCD-7seg
D C B A D C B A D C B A D C B A D C B A D C B A
Compteur des heures Compteur des minutes Compteur des secondes

modulo 24 modulo 60 modulo 60
Horloge
Horloge
11 seconde
seconde

Les
Compteurs
Synchrones

Le principe des compteurs synchrones
Toutes les bascules reçoivent la même horloge
Au coup d’horloge, toutes les bascules changent en

même temps Æ Pas d’états transitoires
A B C D
? J Q ? J Q ? J Q ? J Q
H H H H
? K ? K ? K ? K
/Q /Q /Q /Q
H
Que doit on faire des J et des K pour que ça compte ?

Compteur synchrone suite
On connaît la séquence de comptage, donc,

Au coup d’horloge, on sait pour chaque bascule si
elle doit changer d’état ou non,
On en déduit le J et le K qu’il faut lui appliquer
Pour ça, on utilise la table des transitions
H Q n Q J K J K
n+1
0 0
0 0 0 1 0 x
0 1 1
1 1 1 x
0
1 1 1
0 0 1 x 1
1 0 0
1 x 0
1 0

Synthèse d’un compteur Synchrone 4 bits
D C B A JA KA JB KB JC KC JD KD
0 0 0 0 0 1 x 0 x 0 x 0 x
1 0 0 0 1 x 1 1 x 0 x 0 x
2 0 0 1 0 1 x x 0 0 x 0 x
3 0 0 1 1 x 1 x 1 1 x 0 x
4 0 1 0 0 1 x 0 x x 0 0 x
5 0 1 0 1 x 1 1 x x 0 0 x
6 0 1 1 0 1 x x 0 x 0 0 x
7 0 1 1 1 x 1 x 1 x 1 1 x
8 1 0 0 0 1 x 0 x 0 x x 0
9 1 0 0 1 x 1 1 x 0 x x 0
10 1 0 1 0 1 x x 0 0 x x 0
11 1 0 1 1 x 1 x 1 1 x x 0
12 1 1 0 0 1 x 0 x x 0 x 0
13 1 1 0 1 x 1 1 x x 0 x 0
14 1 1 1 0 1 x x 0 x 0 x 0
15 1 1 1 1 x 1 x 1 x 1 x 1

Synthèse d’un compteur Synchrone 4 bits (suite)
On utilisant les tables de Karnaugh, on obtient :
JJAA =
= 11 JJBB =
= AA JJCC =
= AB
AB JJDD =
= ABC
ABC
KKAA =
= 11 KKBB =
= AA KKCC =
= AB
AB KKDD =
= ABC
ABC
A B C D
1 J Q J Q J Q J Q
H H H H
1 K Q K Q K Q K Q
H

Synthèse d’un décompteur Synchrone 4 bits
Avec une étude similaire, on obtient :
JJAA =
= 11 JJBB =
= AA JJCC =
= AA BB JJDD =
= AA BB CC
KKAA =
= 11 KKBB =
= AA KKCC =
= AA BB KKDD =
= AA BB CC
A B C D
1 J Q J Q J Q J Q
H H H H
1 K Q K Q K Q K Q
H

Compteur décompteur Synchrone
A B C D
DIR
J Q J Q J Q J Q
1 H M H M H M H
K Q K Q K Q K Q
CLR
MXR

Compteur décompteur Synchrone
avec chargement parallèle
QA QB QC QD
DIR
J Q J Q J Q J Q
1 H M H M H M H
K Q K Q K Q K Q
C P C P C P C P
H
A B C D

Compteur décompteur Synchrone Universel
QA QB QC QD
DIR
J Q J Q J Q J Q
1 H M H M H M H
K Q K Q K Q K Q
C P C P C P C P
H
CLR
A B C D

Synthèse d’une décade Synchrone
D C B A JA KA JB KB JC KC JD KD
0 0 0 0 0 1 x 0 x 0 x 0 x
1 0 0 0 1 x 1 1 x 0 x 0 x JJAA =
= 11 KKAA =
= 11
2 0 0 1 0 1 x x 0 0 x 0 x
3 0 0 1 1 x 1 x 1 1 x 0 x jjbb=
= aD
aD KKBB =
= AA
4 0 1 0 0 1 x 0 x x 0 0 x
5 0 1 0 1 x 1 1 x x 0 0 x
JJCC =
= AB
AB KKCC =
= AB
AB
6 0 1 1 0 1 x x 0 x 0 0 x
7 0 1 1 1 x 1 x 1 x 1 1 x
8 1 0 0 0 1 x 0 x 0 x x 0 JJDD =
= ABC
ABC KKDD =
= AA
9 1 0 0 1 x 1 1 x 0 x x 0
A B C D
1 J Q J Q J Q J Q
H H H H
1 K Q K Q K Q K Q
H

Mise en cascade des compteurs synchrones
D C B A D C B A D C B A D C B A
CTR3 CTR2 CTR1 CTR0

H
La mise en cascade doit être synchrone. Tous les

compteurs doivent recevoir la même Horloge
Dans ces conditions, tous les compteurs fonctionneront

simultanément et on n’aura pas le comptage désiré.
Il faut qu’un compteur ne s’incrémente que

pendant le débordement du compteur précédent.

Mise en cascade des compteurs synchrones (2)
On va rajouter à chaque compteur une entrée de

validation V et une sortie de retenue R
L’entrée de validation V permettra de le contrôler :

V=1 Æ Comptage, V=0 Æ arrêt
La sortie de retenue R passe à 1 pour indiquer que

le compteur est arrivé en fin de cycle.
Compteur 4 bits, N=15 Æ R=1, N≠15 Æ R=0
Compteur par 10, N=9 Æ R=1, N≠9 Æ R=0

Compteur Synchrone avec E/S de cascadage
A B C D
R
V
J Q J Q J Q J Q
H H H H
K Q K Q K Q K Q
H
R DCBA V R DCBA V R DCBA V R DCBA V 1
CTR3 CTR2 CTR1 CTR0

H

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Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 1

Les circuits intégrés (logique) sont classés suivant leur caractéristiques et

La nomenclature commerciale doit permettre (facilement) de déterminer la

1 – Circuit normal ou ayant une spécification particulière.

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Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 5

Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 6

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Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 8

Si on trace cette caractéristique

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C’est nous qui appliquons les tension d’entrée,

Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 10

C’est la porte qui impose la tension de SORTIE mais :

Si on demande trop de courant à Si on injecte trop de courant à une

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Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 12

Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 13

Les signaux issus de la porte A doivent être

Immunité au bruit : ΔVN = 0.4 V

Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 14

Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 15

IILmax = 1.6 mA IIHmax = 40 µA

Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 16

Le courant de sortie dépend de la charge branchée à la sortie :

IIL IIH V0H

Si IOL augmente Si IOH augmente

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IIILmax = 1.6 mA IIIHmax = 0.4 mA

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Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 20

Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 21

Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 23

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ComQL sortie ComHZ

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Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 31

74 74S 74LS 74AS 74ALS

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VGS < VTH OFF , R =1010 Ω V GS > VTH OFF , R =1010 Ω

VGS >> VTH ON , R = qq 100enes Ω

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Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 36

 Le courant d’entrée est nul car on attaque sur des Q1

VOH VOL Vdd

Electronique Numérique A. Oumnad - Ecole Mohammadia d'Ingénieurs 37

Immunité au bruit : ΔVN = ΔVi - ΔVo

 La sortance n’est pas limitée par les courants puisque

Le courant d’entrée est nul car on attaque sur des Q1

La sortance n’est pas limitée par les courants puisque

Le temps de propagation dépend du circuit RC constitué de RDS

En statique la porte ne consomme rien un des deux transistors

Même structure que la famille CMOS

Choisir une voie parmi N

N mots Æ multiplexeurs 1/N A0

Toute fonction logique de n variables est réalisable à

Aiguille l’entrée vers une des N sorties

H=1 Æ Table de vérité

H=1 Æ Table de vérité

H=0 Æ sorties inchangées

H = 1 : Q suit D Pendant le front descendant de