UNIVERSIDADE FEDERAL DA PARAÍBA - UFPB 

CENTRO DE INFORMÁTICA - CI 
GRADUAÇÃO EM ENGENHARIA DA COMPUTAÇÃO 
 
 
 
CONCEPÇÃO ESTRUTURADA DE CIRCUITOS INTEGRADOS 
 
QUESTÃO EXTRA: PADRÃO UVM 
 
 
 
 
 
 
 
 
 
 
Alunos :  
ÍCARO TARGINO DE ALEXANDRIA RIQUE - 11510172

João Pessoa, 3 de Setembro de 2018

RESUMO

A (UVM) Metodologia de Verificação Universal é um padrão para permitir o

desenvolvimento e a reutilização garantidos de ambientes de verificação e
verificação de IP (VIP) em toda a indústria de eletrônicos. A Accellera fornece um
padrão de API para o UVM e uma implementação de referência. Essa
implementação de referência é uma biblioteca de classes definida usando a sintaxe
e a semântica do SystemVerilog (IEEE 1800).

● Validado em vários simuladores

● Escalas de nível de bloco para sistema
● Aprimorado para verificação em várias linguagens
● Padronizado como UVM 1.2

PADRÃO UMV

A metodologia de verificação denominada ​Universal Verification Methodology

(UVM) é, como seu nome diz, uma metodologia de verificação de circuitos
integrados e foi concebida por um grupo técnico denominado ​Technical
Subcommittee (​ TSC) e encontra-se acessível ao público através de um manual de
referências e é complementado por uma biblioteca de classe ​open-source
desenvolvida na linguagem de descrição de hardware ​SystemVerilog e um guia de
usuário, todos disponíveis em um site da ​Accellera​ e sem custo algum.
O padrão, ou regulamento do UVM estabelece uma metodologia que busca
melhorar uma metodologia de modo a melhorar a eficiência e o design da
verificação, a portabilidade de dados e ferramentas de verificação e
interoperabilidade VIP.

A metodologia de verificação ​UVM utiliza um padrão único em busca da

produtividade em equipes de desenvolvimento de projeto (​design​) e em
multi-empresas e verificação da concepção de esforços colaborativos.
UVM ​1.0 proporciona recursos simples e liberação para alterar a biblioteca de
funções da metodologia de verificação com código aberto OVM, permitindo que a
TSC Accellera VIP conseguisse focalizar em incrementar o arcabouço de
características encontradas em outros tipos de metodologias comuns de modo a
satisfazer os requisitos funcionais acordados em busca do encurtamento do ciclo de
desenvolvimento de padrões de verificação.

UVM 1.0 ​está apta a qualificar plenamente as características de base, fazer

correções da maiorias dos ​bugs​ que se conhece e implementa pedidos e melhorias.
Os principais novos recursos incluem mecanismos de escalonamento, registro de
pacotes (derivado da tecnologia (VMM) Verificação Metodologia Manual) e apoio
para ​Open SystemC Iniciative (OSCI) Transaction Level Modeling 2.0 (TLM2.0)
padrão para modelo de conectividade operação de componente e de comunicação.

Figura 1: ​Site da Accellera disponível em: http://www.accellera.org/

A metodologia UVM tem as seguinte características positivas:

● Funciona com qualquer simulador de apoio ao padrão IEEE 1800;

● Biblioteca disponível em código aberto, unificada e que dá suporte a
ambientes interoperáveis;
● Elimina a necessidade de interoperabilidade entre as várias bibliotecas de
verificação;
● Permite multi-linguagem e plug-and-play VIP
● Baseado em uma biblioteca de classe utilizada em milhares de projetos
(OVM);
● Inclui um guia do usuário e a documentação da referência;
● Baseado em biblioteca de classes utilizada em vários projetos (OVM);
● Fornece Automação e capacidade de gerar testbench;
● Integra-se com o fluxo de verificação dirigido por métricas, entre outros.

A UVM biblioteca de classes permite uso de blocos de construção que são

necessários para desenvolver rapidamente componentes de verificação e ambientes
de teste bem construídos e reutilizáveis ​no SystemVerilog.
Esta Referência de Classe ​UVM proporciona informações de referência com bons
detalhes para cada uma das classes visíveis ao usuário na biblioteca ​UVM.​
 ​Figura 1: ​Site da EDA para rodar testes UVM disponível em: ​https://www.edaplayground.com/

REFERÊNCIAS:

Accellera: ​http://www.accellera.org/community/uvm​ (acesso: 01/09/2018).

Accellera: ​http://videos.accellera.org/uvm2018/index.html​ (acesso: 01/09/2018).

Wikipedia:​https://en.wikipedia.org/wiki/Universal_Verification_Methodology#Sequenc
er​ (acesso: 01/09/2018).

Learnuvmverification:h​ttp://www.learnuvmverification.com/index.php/2015/08/19/how
-uvm-factory-works/​ (acesso: 02/09/2018)

CAMARA, Rômulo Calado Pantaleão, OVM_tpi: Uma Metodologia de Verificação

Funcional Para Circuitos Digitais, 2011, 227f. Dissertação de Pós-Graduação,
Universidade Federal de Pernambuco