Technology Scaling  Body Effect :   Velocity‐Saturation 

  In order to build the high performance CMOS circuits certain electrical design rules are taken into  In I‐V analysis we assumed that the bulk and source of transistor were tied to ground, what happens  From the physics of semiconductors it is proved that the velocity of 

account. These rules are used to develop the mathematical model of the physical phenomenon  if the bulk voltage of NMOS is drops below the source voltage ?   charge carriers is linearly proportional to the electric field and the 
occurring in the circuits.   To understand this effect suppose VS = 0 and VD = 0 and VG is somewhat less than VTH so that  proportionality constant is called as mobility of carrier. But when 
  As the current CMOS fabrication processes are improved and the device dimensions are shrinking  depletion region is formed under the gate but inversion channel does not exist as shown in Figure.   we increase the electric field beyond certain velocity called as the 
these design rules will change.   As VB becomes more negative (i.e. VB < VS where VS = 0) more holes are attracted to the substrate  thermal velocity or saturated velocity the velocity of the charge 
  Hence as the device dimensions are changing the electrical parameters of the devices are also has  connection leaving a larger negatively charged ions behind i.e. the depletion region becomes wider  carrier does not change with electric field as shown in Figure.  
to be scaled accordingly to apply the previously developed models to the current modern devices  as shown in Figure.    
and circuits.   As we know that the threshold voltage is a function of the total charge in the depletion region (i.e.  The electric field at which the velocity of carrier saturates is called 
  In scaling of the MOS devices the characteristics of the device are maintained and the basic  Qdep). Thus as the body voltage VB drops then depletion charge (Qdep) increases which increases  as the critical electric field. The loss of energy is because of the 
operational characteristics are preserved by introducing a dimensionless factor . Efforts are under  the threshold voltage (VTH). This effect is called as the body effect or back gate effect.   collisions of carriers called as scattering effect.  
way to make transistors as small as possible to increase speed and circuit complexity per unit of chip  In MOSFETs when electrical field along the channel reaches a critical value the velocity of carriers 
area.   tends to saturate and the mobility degrades. The saturation velocity for electrons and holes is 
  For this purpose, we have to adjust a fabrication process and the bias voltage to allow proper  approximately same i.e. 107 cm/s. The critical field at which saturation occurs depends upon the 
operation of reduced size devices. The adjustments aim at achieving small dimension, at the same  doping levels and the vertical electric field applied.  
time, avoiding several side effects, such as the smaller dimension effects. Such a shrinking of device   
without side effects is called as scaling.    
Advantages of Scaling :   Transmission Gate Logic : The transmission gate logic is used to solve the voltage drop problem of 
 (1) Improved current driving capability improves the device characteristics.   the pass transistor logic. This technique uses the complementary properties of NMOS and PMOS 
(2) Due to small geometries the capacitance reduces.   transistors. i.e. NMOS devices passes a strong ‘0’ but a weak ‘1’ while PMOS transistors pass a strong 
(3) Improved interconnect technology reduces the RC delay.   ‘1’ but a weak ‘0’. The transmission gate combines the best of the two devices by placing an NMOS 
(4) The multiple threshold devices due to scaling adjusts the active and stand by power trade‐offs.   transistor in parallel with a PMOS transistor as shown in Figure below. The control signals to the 
(5) The integration density improves due to single chip devices.   transmission gate C and ––C are complementary to each other. The 
(6) Enhanced performance in terms of speed and power consumption.   transmission gate is mainly a bi‐directional switch enabled by the gate signal 
(7) Cost of a chip decreases by twice.     ‘C’. When C = 1 both MOSFETs are ON and the signal pass through the gate 
Disadvantages of Scaling :     i.e. A = B if C = 1. Whereas C = 0 makes the MOSFETs cut off creating an 
1) The power consumption per unit area increases as devices are scaled down. That means scaled    open circuit between nodes A and B.  
devices run increasingly hot. This is a severe performance limitation for scaled devices.      
2) The scaling leads to mistakes of having scale proportionally to zero dimension or to zero threshold     
voltages.   Hot Electron Effect :    
3) Since scaling reduces the carrier mobility, gain of the device reduces.   When the NMOS transistor is operated in the saturation region particularly "pinch off " condition hot   
4) Due to reduction in conductor size, the current handling capacity of the device reduce. To solve  carries i.e. electrons are travelling with saturation velocity and cause parasitic effects at the drain   
this addition metal layers are necessary for more densely packed structure.   side of the channel. This effects are called as hot electron effects.   2 : 1 MUX using transmission gate :  
5) As the packing density per chip increases, due to higher power density, the device becomes very  These hot electron have sufficient energy to generate the electron‐hole pairs by impact ionisation.  A 2:1 multiplexer is shown in Figure below. This gate selects either input A or B on 
hot and needs forced cooling at the additional cost.   Figure shows the impact ionisation effect in the MOSFET.   the basis of the value of the control signal ‘C’.When control signal C is logic low 
6) Higher fields also cause hot electron and oxide reliability problems.   the output is equal to the input A and when control signal C is logic high the 
  output is equal to the input B.  
Constant Field Scaling : In constant field scaling the scaled devices are obtained by scaling all  A 2 : 1 multiplexer can be implemented using transmission gates. Figure below 
dimensions of transistor, device voltages and the doping concentration densities by factor α. The    shows the connection diagram of the 2 : 1 multiplexer using transmission gates. 
The generated bulk minority carries can be collected by the drain or injected into the gate oxide. The  The 2 : 1 MUX selects either A or B depending upon the control signal C. This is 
most important point in this scaling is the supply voltage is scaled but the electric field remains 
generated majority carries create a bulk current which can be used to measure the level of the  equivalent to implementing the Boolean function,  
constant hence the same constant field scaling is given. 
impact ionisation. The carries injection into the gate oxide lead to the hot carrier degradation effect.   F = (A  C + B  ––C)  
Constant Voltage Scaling : In constant voltage scaling the supply voltage VDD is kept constant while 
The hot electrons can be also operate the trap 6 at the silicon‐oxide interface. Therefore the hot  When the control signal C is high then the upper transmission gate is ON and it 
the process is scaled. With constant voltage scaling the electric field increases which has lead to the 
electron effect limit the lifetime of the transistor. Thus energy of the hot carries depends mainly on   passes A through it so that output = A.  
development of the lateral double diffused structures.  
the electric field in the pinch‐off region.    
Lateral Scaling: In lateral scaling only the gate length is scaled. This is also called as the "gate 
  When the control signal C is low then the upper transmission gate 
shrinking". 
  turns OFF and it will not allow A to pass through it, at the same time 
 
  the lower transmission gate is ‘ON’ and it allows B to pass through 
 
  it so the output = B.  
 
   
 
   
 
 

CMOS Design Flow :   CMOS ‘’ Design Rules :   (6) Rules for metal 1 as shown in Figure below.  

  The MOSIS stands for MOS Implementation Service is the IC fabrication service available to  1. Minimum width = 3  
Figure below shows the CMOS IC design flow, it consists of  universities for layout, simulation, and test the completed designs. The MOSIS rules are scalable ‘’  2. Minimum spacing = 3  
defining circuit inputs and outputs also called as specifications  rules.   3. Minimum overlap of poly contact = 1  
of the circuit.   The MOSIS design rules are as follows :   4. Minimum overlap of active contact = 1  
     
Once the detailed list of inputs and outputs is developed from  (1) Rules for N‐well as shown in Figure below.    
this the design calculations are performed and the circuit  1. Minimum width = 10    
schematic for the intended integrated circuit is designed. This  2. Wells at same potential with spacing = 6   (7) Rules for via 1 as shown in Figure below.  
developed schematic is then drawn in CAD (Computer Aided  3. Wells at same potential = 0   1. Minimum size = 2    
Design) tools e.g. Tanner.   4. Wells of different type, spacing = 8   2. Minimum spacing = 3  
    3. Minimum overlap by metal 1 = 1  
Once the schematic entry is finished then the circuit  (2) Rules for Active area shown in Figure below.    
simulations are carried out and the obtained simulation     
results are checked with the intended specifications this step  1. Minimum width = 3   (8) Rules for metal 2 as shown in Figure below.  
is called as pre‐layout simulation.  1. Minimum size = 3  
2. Minimum spacing = 3  
  2. Minimum spacing = 4  
3. Source/Drain active to well  
 After checking post layout simulation results, the next step is   
edge = 5  
the fabrication of the prototype board.    
4. Substrate/well contact active  
   
to well edge = 3  
Once the fabricated board comes the testing of the protype is   
 
carried out and the initial specifications are checked, if these   
 
results are not matched with the intended specifications then  (9) Rules for metal 3 as shown in Figure below.  
 
there are two possibilities of error that may be either because 
3) Rules for poly 1 as shown in Figure below.   1. Minimum width = 6  
of fabrication or initial specification problem. 
1. Minimum width = 2   2. Minimum spacing = 4  
 
2. Minimum spacing = 2    
If the prototype board passed all the tests then it is given for 
3. Minimum gate extension of active = 2    
mass production. This flow is used for custom IC design.  
4. Minimum field poly to active = 1    
 
   
A custom designed IC is also called as ASIC (Application 
   
Specific Integrated Circuit).  
   
 
   
Other non‐custom methods of designing chips includes FPGA 
   
(Field Programmable Gate Arrays) and standard cell libraries.  
   
 
   
The FPGA and standard cell approach is used when low 
(4) Rules for contact to poly 1 as shown in Figure below.    
volume and quick design turnaround are important.  
1. Exact contact size = 2   2     
 
2. Minimum poly 1 overlap = 1     
Most of the chips that are mass produced such as 
3. Minimum contact spacing = 2     
microprocessors and memories are manufactured using the custom design approach shown in 
   
Figure.  
(5) Rules for contact to active as shown in Figure below.    
 
1. Exact contact size = 2  2   
 
 
   2. Minimum active overlap = 1  
 
  3. Minimum contact spacing = 2  
 
  4. Minimum spacing to gate of transistor = 2  
 
   
 
   
 
   
 
   
 
   
 
Design Rule Check :   Layout Design Rules :   JTAG TAP Controller : 
  The layout design rules provide a set of guidelines for constructing the various masks needed in the  The TAP controller is a finite state machine that responds to changes at the TMS and TCK signals of 
In order to ensure that none of the design rules are violated CAD tools named Design Rule Checking  fabrication of integrated circuits. Design rules are consisting of the minimum width and minimum  the TAP and controls the sequence of operations of the circuitry defined by standard. It also controls 
(DRC) is used. If DRC is not verified then it leads to the non functional design.   spacing requirements between objects on the different layers.   the scanning of data into the various registers of the JTAG architecture. Two state transition paths 
The layout rules are grouped in three categories that are transistor rules, contact and via rules and  The most important parameter used in design rules is the minimum line width. This parameter  for scanning the signal at TDI, one for shifting to the instruction register and one for shifting data 
well and substrate contact rules.   indicates the mask dimensions of the semiconductor material layers. Layout design rules are used to  into the active data register. The state diagram is shown in figure below. All state transitions of the 
Transistor rules :   translate a circuit concept into an actual geometry in silicon.   TAP controller shall occur based on the value of TMS at the time of a rising edge of TCK. Actions of 
The transistor can be created by overlapping the the active and polysilicon layers. The minimum  The design rules is the media between circuit engineer and the IC fabrication engineer. The Circuit  the test logic shall occur on either the rising or the falling edge of TCK in each controller state. The 
length of transistor equals 0.24 m which is minimum width of polysilicon, whereas the width of the  designers requires smaller designs with high performance and high circuit density whereas the IC  behavior of the TAP controller and other test logic in each of the controller states is briefly described 
transistor is atleast 0.3 m which is the minimum width of active layer.   fabrication engineer requires high yield process.   as follows. 
Figure below shows the layout of PMOS transistor.   Minimum line width (MLW) is the minimum MASK dimension that can be safely transferred to the 
semiconductor material. For the minimum dimension design rules differ from company to company 
and from process to process.  
To address this issue scalable design rule approach is used. In this approach rules are defined as a 
function of single parameter called ‘’. For an IC process ‘’ is set to a value and the design 
dimensions are converted in the form of numbers. Typically a minimum line width of a process is set 
to 2 e.g. for a 0.25 m process technology ‘’ equals 0.125 m.  
 
Layered Representation of Layout :  
The layer representation of layout converts the masks used in CMOS into a simple layout levels that 
are easier to visualise by the designers. The CMOS design layouts are based on following 
  components :  
Fig1‐Design‐Rule‐Check  
(1) Substrates or Wells : These wells are p type for NMOS devices and n type for PMOS devices.  
 
(2) Diffusion regions : At these regions the transistors are formed and also called as active layer. 
 
These are defined by n+ for NMOS and p+ for PMOS transistors.  
Contact and Via rules :  
(3) Polysilicon layers : These are used to form the gate electrodes of the transistors.  
A contact forms an interconnection between metal and active or polysilicon layer whereas via forms 
(4) Metal interconnects layers : These are used to form the power supply and ground rails as well as 
an interconnection between two metal lines. A contact or via is formed by overlapping the two 
input and output rails.  
interconnecting layers and provides a contact hole filled with metal between the two.  
(5) Contact and Via layers : These are used to form the inter layer connections.  
Figure below shows the contacts and via used in layout.  
 
 
   
  Fig. JTAG TAP controller states flow 
  Test‐Logic‐Reset : This state is entered on power‐up of the device. 
  Run‐Test‐Idle : This state allows certain operations to occur depending on the current instruction. 
  Select‐DR‐Scan : This state is entered prior to performing a scan operation on a data register. 
  Select‐IR‐Scan : This state is entered prior to performing a scan operation on the instruction register. 
  Capture‐DR : This state allows data register selected by the current instruction on the rising edge of 
  TCK. 
  Shift‐DR : This state shifts the data, in the currently selected register. 
    Exit1‐DR : This state allows the option of passing on to the Pause‐DR state. 
Fig1‐Design‐Rule‐Check     Pause‐DR : This wait state allows shifting of data to be temporarily halted. 
Well and substrate contact rules :     Exit2‐DR : This state allows the option of passing on to the Update‐DR state. 
For digital circuit design it is important for the well and substrate regions to be connected to the    Update‐DR : This state causes data contained in the currently selected data register to be loaded 
supply voltages. If this is not done then a resistive path is created between the substrate contact of    into a latched parallel output. 
the transistors and the supply rails which leads to parasitic effects such as latch up.     Capture‐IR : This state allows data to be loaded from parallel inputs into the instruction register. 
    Shift‐IR : This shifts the values in the instruction register towards TDO. 
    Exit1‐IR : This state allows the option of passing on to the Pause‐IR state. 
    Pause‐IR : This wait state that allows shifting of the instruction to be halted. 
    Exit2‐IR : This state allows the option of passing on to the Update‐IR state. 
    Update‐IR : This state causes the values contained in the instruction register to be loaded into a 
  latched parallel output on the falling edge of TCK after entering this state.