tm4c1294ncpdt (1053-1161) en PT

Tiva™ TM4C1294NCPDT
microcontrolador
15 Conversor analógico-digital (ADC)

Um conversor analógico-para-digital (ADC) é um periférico que converte uma tensão analógica
contínua a um número digital discreta. Dois módulos conversores idênticos estão incluídos, que
compartilham 20 canais de entrada.
O módulo TM4C1294NCPDT ADC apresenta resolução de conversão de 12-bit e suporta 20
canais de entrada, mais um sensor de temperatura interno. Cada módulo inclui quatro ADC
sequenciadores programáveis, permitindo que a recolha de amostras de múltiplas fontes de
entrada analógicos sem a intervenção do controlador. Cada seqüenciador exemplo fornece
programação flexível com a fonte totalmente configurável de entrada, eventos de disparo, a
geração de interrupção, e a prioridade sequenciador. Além disso, o valor de conversão pode,
opcionalmente, ser desviado para um módulo comparador digital. Cada módulo ADC fornece oito
comparadores digitais. Cada comparador digital avalia o valor de conversão do ADC contra os
seus dois valores definidos pelo utilizador para determinar a gama operacional do sinal. A fonte
de disparo para ADC0 e ADC1 pode ser independente ou os dois módulos ADC pode operar a
partir da mesma fonte de disparo e operam sobre as mesmas ou diferentes entradas. Uma
deslocação de fase pode atrasar o início de amostragem por um ângulo de fase especificado. Ao
usar ambos os módulos ADC, é possível configurar os conversores para iniciar as conversões
coincidentemente ou dentro de uma fase relativa entre si, consulte “Sample Phase Control” na
página 1060.
O microcontrolador TM4C1294NCPDT fornece dois módulos ADC com cada um tendo as
seguintes características:
■ 20 canais de entrada analógicos comuns
■ ADC precisão de 12-bit
■ Single-ended e configurações de entrada diferencial
■ No chip sensor de temperatura interno
■ taxa de amostragem máxima de dois milhões de amostras / segundo
■ O atraso de fase opcional, programável
■ Amostra e janela hold programação
■ Quatro sequenciadores de conversão amostra programáveis de um a oito entradas de

comprimento, com resultado da conversão correspondente FIFO
■ controle de gatilho flexível
- Controller (software)
- Timers
- comparadores analógicos
- PWM
- GPIO
■ média de hardware de até 64 amostras
■ Oito comparadores digitais

18 junho de 2014 1053
Texas Instruments-produção de dados
Conversor analógico-digital (ADC)
■ Converter utiliza sinais VREFA + e GNDA como a referência de tensão
■ Poder e terreno para o circuito analógico é separado do poder digital e chão
■ transferências eficientes usando Micro Direct Memory Access Controller (μDMA)
- canal dedicado para cada amostra sequenciador
- módulo ADC usa solicitações ruptura para DMA
■ Mundial alternativo Clock (ALTCLK) recurso ou Relógio do Sistema (SYSCLK) pode ser
usado para gerar relógio ADC
15.1 Diagrama de bloco

O microcontrolador TM4C1294NCPDT contém dois módulos idênticos conversor analógico-digital.
Estes dois módulos, ADC0 e ADC1, compartilhar os mesmos 20 canais de entrada analógicos. Cada
módulo ADC opera independentemente e pode, por conseguinte, executar sequências de amostras
diferentes, amostrar qualquer um dos canais de entrada analógicos em qualquer momento, e gerar
diferentes interrupções e disparadores. Figura 15-1 na página 1054 mostra como os dois módulos são
ligados às entradas analógicas e o enlace comum do sistema.
Figura 15-1. Implementação de dois blocos ADC
Entrada
Gatilhos ADC 0
canais
interrupções /
Gatilhos
ADC 1
interrupções /
Gatilhos
Figura 15-2 na página 1055 fornece detalhes sobre a configuração interna dos controles ADC e
registros de dados.
1054 18 junho de
2014
™
Tiva TM4C1294NCPDT microcontrolador
Figura 15-2. ADC módulo de Diagrama de Blocos
VDDA / GNDA Tensão Ref externos

disparar
eventos
Comparador Amostra
GPIO Sequencer 0
Cronômetro SS3 Controlo / Estado
ADCSSMUX0
PWM
ADCACTSS ADCSSEMUX0 Analógico-Digital
Conversor
Comparador ADCOSTAT ADCSSCTL0 entradas analógicas
GPIO ADCUSTAT ADCSSFSTAT0 (AINx)
Cronômetro SS2
ADCSSPRI
PWM
ADCSPC Amostra
ADCPP Sequencer 1
Comparador
GPIO ADCPC ADCSSMUX1 Averager hardware
Cronômetro SS1 ADCTSSEL ADCSSEMUX1
PWM ADCSSCTL1 ADCSAC
ADCCC
ADCSSFSTAT1
Comparador
GPIO
Cronômetro SS0 Amostra
PWM Sequencer 2
ADCSSMUX2 Digital
ADCSSEMUX2 Comparador
ADCEMUX FIFO Bloco
ADCSSCTL2 ADCSSOPn
ADCPSSI ADCSSFSTAT2 ADCSSFIFO0 ADCSSDCn
ADCSSFIFO1 ADCDCCTLn
Amostra ADCSSFIFO2
ADCDCCMPn
Sequencer 3
SS0 ADCSSFIFO3
interrupção Controle de interrupção ADCSSMUX3 ADCDCRIC
SS1
interrupção
SS2
interrupção ADCIM ADCSSEMUX3
SS3
interrupção ADCSSCTL3
ADCRIS
ADCSSFSTAT3
ADCISC
interrupções
ADCDCISC DC
PWM Gatilho
15.2 sinal Descrição

A tabela a seguir lista os sinais externos do módulo ADC e descreve a função de cada um.
oAINxsinais são funções analógicas para alguns sinais GPIO. A coluna na tabela abaixo intitulado
"Pin Mux / Pin Assignment" lista a colocação de pino GPIO para os sinais ADC. Estes sinais são
configurados limpando o correspondenteDEN bit no GPIO Digital Ativar (GPIODEN) registrar e definir
o correspondente AMSELbit no registo GPIO Analog Mode Select (GPIOAMSEL). Para mais
informações sobre a configuração GPIOs, consulte “General-Purpose entradas / saídas
(GPIOs)”na página 742. A VREFA + sinal (com o termo "fixo" na coluna Atribuição Pino Mux /
Pin) tem uma configuração de pinos fixo e função.
Tabela 15-1. Sinais ADC (128TQFP)

Número do
Nome Pin PIN Pin Mux / Pin Tipo Pin Tipo tampão Descrição
Tarefa
Analógico para digital entrada do
AIN0 12 PE3 Eu análogo conversor 0.
AIn3 15 PE0 Eu análogo conversor 3.
AIn4 128 PD7 Eu análogo conversor 4.
AIN5 127 PD6 Eu análogo conversor 5.
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Tabela 15-1. Sinais ADC (128TQFP) (continuação)

Número do
Nome Pin PIN Pin Mux / Pin Tipo Pin Tipo tampão Descrição
Tarefa
AIN8 124 PE5 Eu análogo Analógico para digital entrada do conversor 8.
AIN9 123 PE4 Eu análogo Analógico para digital entrada do conversor 9.
AIN10 121 PB4 Eu análogo Analógico-digital entrada do conversor 10.
AIN11 120 PB5 Eu análogo Analógico-digital entrada do conversor 11.
AIN12 4 PD3 Eu análogo Analógico-digital entrada do conversor 12.
AIN16 18 PK0 Eu análogo Analógico-digital entrada do conversor 16.
Uma tensão de referência utilizada para
VREFA + 9 fixo - análogo especificar a tensão
qual o ADC converte para um valor máximo. este
pino é usada em conjunto com GNDA. a tensão
que é aplicado a VREFA + é a tensão com a qual
a AINn sinal é convertido em 4095. O VREFA +
tensão está limitada ao intervalo especificado na
Tabela
27-44 na página 1861.
15,3 Descrição Funcional

O TM4C1294NCPDT ADC recolhe os dados de amostra, usando uma abordagem baseada na
sequência programável em vez das abordagens-amostragem dupla ou única tradicionais
encontrados em diversos módulos ADC. Cada sequência de amostras é uma série totalmente
programado de (costas-com-costas) amostras consecutivas, permitindo que a ADC para recolher
dados a partir de múltiplas fontes de entrada, sem ter de voltar a ser configurado, ou servida pelo
processador. A programação de cada amostra na sequência de amostras inclui parâmetros tais
como a fonte de entrada e modo (diferencial contra a entrada single-ended), geração de
interrupção na conclusão da amostra, e o indicador para a última amostra da sequência. Além
disso, o μDMA pode ser usado para mover de forma mais eficiente os dados dos
sequenciadores de amostra, sem intervenção da CPU.
15.3.1 sequenciadores amostra

A captura de controlo e dados de amostragem é tratado pelos sequenciadores de amostra.
Todos os seqüenciadores são idênticos em implementação exceto para o número de amostras
que podem ser capturadas e a profundidade do FIFO. Tabela 15-2 mostra na página 1056 o
número máximo de amostras que cada um sequenciador pode capturar e a sua profundidade
correspondente FIFO. Cada amostra que é capturado é armazenado na FIFO. Nesta
implementação, cada entrada FIFO é uma palavra de 32 bits, com os 12 bits mais baixos
contendo o resultado da conversão.
Tabela 15-2. As amostras e profundidade FIFO de sequenciadores

Profundidade
Sequencer Número de amostras de FIFO
SS3 1 1
SS2 4 4
SS1 4 4
SS0 8 8
1056 18 junho de
2014
microcontrolador
Para uma dada sequência de amostras, cada amostra é definida por campos de bits na entrada
Sequência ADC Amostra Multiplexer Select (ADCSSMUXn), Sequência ADC Amostra de entrada
alargada Multiplexer Select (ADCSSEMUXn) e ADC de controlo sequência de amostras de registos
(ADCSSCTLn), em que "n", corresponde para o número de sequência. Os campos ADCSSMUXn e
ADCSSEMUXn seleccionar o pino de entrada, enquanto que os campos ADCSSCTLn contêm os bits
de controlo de amostra correspondentes a parâmetros tais como a escolha do sensor de temperatura,
permitir interromper, fim de sequência, e o modo de entrada diferencial. sequenciadores de amostra
são habilitado, definindo o respectivoASENnbit no ADC Activo Sequencer Amostra (ADCACTSS)
registar e deve ser configurado, antes de ser activada. A amostragem é então iniciado, definindo
oSSNbit na seqüência ADC Processador de Amostras Iniciado registo (ADCPSSI). Além disso,
sequências de amostras pode ser iniciada em vários módulos ADC utilizando simultaneamente
ogsync e SYNCWAITbits no ADCPSSI registar-se durante a configuração de cada módulo ADC. Para
mais informações sobre como usar esses bits, consulte a página 1103.
Ao configurar uma sequência de amostras, são permitidos vários usos do mesmo pino de
entrada dentro da mesma sequência. No registo ADCSSCTLn, oIENbits pode ser definido por
qualquer combinação de amostras, permitindo as interrupções a ser gerado depois de cada
amostra na sequência, se necessário. Também oFIMbit pode ser fixado em qualquer ponto
dentro de uma sequência de amostras. Por exemplo, se Sequencer 0 é utilizado, oFIM bit pode
ser definido no mordidela associada com a quinta amostra, permitindo Sequencer 0 para
completar a execução da sequência de amostra após a quinta amostra.
Depois de uma sequência de amostras de completa a execução, os dados do resultado pode ser
recuperada a partir do resultado Sequência ADC Amostra FIFO (ADCSSFIFOn) registos. Os
FIFOs são simples buffers circulares que lêem um único endereço para "pop" dados do
resultado. Para fins de depuração de software, as posições dos ponteiros de cabeça e cauda
FIFO são visíveis na Sequence ADC Amostra FIFO Status (ADCSSFSTATn) registra juntamente
comCHEIO e ESVAZIARsinalizadores de status. Se a gravação é tentada quando o FIFO está
cheia, a gravação não ocorre e uma condição de estouro é indicado. Overflow e condições de
underflow são monitorados usando os registros ADCOSTAT e ADCUSTAT.
15.3.2 módulo de Controle

Fora dos sequenciadores de amostra, a parte restante da lógica de controlo é responsável por
tarefas, tais como:
■ geração de interrupção
■ operação DMA
■ priorização Sequence
■ configuração do gatilho
■ configuração do comparador
■ referência de tensão externa
■ controlo de fase Amostra
■ clocking módulo
15.3.2.1 interrupções
As configurações de registro dos sequenciadores de amostra e comparadores digitais pode ditar quais
eventos geram interrupções matérias, mas não tem controle sobre se a interrupção é realmente
enviada para o controlador de interrupção. Sinais de interrupção do módulo ADC são controlados pelo
estado daMASCARARbits na máscara ADC interrupção (ADCIM) registrar. estado de interrupção pode
ser visto em dois locais: o status ADC Raw interrupção (ADCRIS) registrar, que mostra o estado cru
dos vários interrupção
18 junho de 2014 1057
sinais; e o Estado do ADC de interrupção e Clear (ADCISC) registar-se, que mostra as

interrupções que são activas activado pelo registo ADCIM. interrupções do sequenciador são
apuradas pela escrevendo um 1 para o correspondenteEMbit em ADCISC. interrupções
comparadores digitais são apagadas, escrevendo um 1 ao Estatuto ADC Digital Comparador de
interrupção e Clear (ADCDCISC) registrar.
15.3.2.2 Operação DMA

DMA pode ser usado para aumentar a eficiência, permitindo que cada amostra sequenciador de
operar de forma independente e transferir os dados sem a intervenção do processador ou de
reconfiguração.
O ADC afirma sinais individuais e estourar pedido μDMA (dma_sreq e dma_req) Para o
controlador μDMA com base no nível FIFO. odma_reqsinal é gerado quando a FIFO em questão
é uma meia-cheia (isto é, em 4 amostras para SS0, 2 amostras para SS1 e SS2, e em uma
amostra para SS3). Se, por exemplo, o registo ADCSSCTL0 tem seis amostras de transferência,
uma explosão de quatro valores ocorre seguido por duas transferências individuais (dma_sreq).
odma_done (sinais de um sequenciador por amostra) são enviados para o ADC para permitir a
um desencadeamento de DMAINRninterromper bits do registrador ADCRIS. O μDMA está
habilitado para um sequenciador amostra específica, definindo o apropriadoADENn bit no registo
ADCACTSS no deslocamento 0x000.
Para usar o μDMA com o módulo ADC, a aplicação deve habilitar o canal ADC através de DMA
Canal Mapa Select n (DMACHMAPn) registrar no μDMA.
Consulte o “Micro acesso directo à memória (μDMA)” na página 678 para mais detalhes sobre a
programação do controlador μDMA.
15.3.2.3 Priorização
Quando a amostragem eventos (gatilhos) acontecem simultaneamente, eles são priorizados
para processamento pelos valores da Prioridade Sequencer ADC Amostra (ADCSSPRI)
registrar. valores de prioridade são válidos no intervalo de 0-3, com 0 sendo a mais alta
prioridade e 3 o mais baixo. Várias unidades de amostra sequenciador ativas com a mesma
prioridade não fornecem resultados consistentes, de modo software deve garantir que todas as
unidades de amostra sequenciador ativos têm um valor de prioridade único.
15.3.2.4Sampling Eventos
Amostra disparo para cada sequenciador amostra é definida na ADC Evento Multiplexer Select
(ADCEMUX) registrar. fontes de disparo incluem processador (padrão), comparadores
analógicos, um sinal externo de um GPIO especificado pelo controle GPIO ADC (GPIOADCCTL)
registar, um temporizador GP, um gerador PWM e amostragem contínua. O processador
provoca a amostragem, definindo aSSx Sequência de bits no ADC Processador de Amostras
Iniciado registo (ADCPSSI).
Cuidados devem ser tomados ao usar o gatilho amostragem contínua. Se a prioridade de um
sequenciador é muito alto, é possível morrer de fome outros sequenciadores de prioridade mais
baixa. Geralmente, um sequenciador de amostra utilizando amostragem contínua deve ser
definido como a menor prioridade. amostragem contínua pode ser utilizado com um comparador
digital para gerar uma interrupção, quando uma tensão determinada é visto de uma entrada.
15.3.2.5 Amostra e Janela Hold Control

O módulo ADC fornece a capacidade de programar a janela de amostragem e retenção de cada
passo de uma sequência através do ADC Amostra Sequência n Sample and Hold Tempo
(ADCSSTSHn) registar. CadaTSHncampo pode ser escrito com uma amostra e espera largura
diferente, que é representada em relógios ADC. A tabela abaixo apresenta as codificações
permitidos:
Tabela 15-3. Sample and Hold Largura em Clocks ADC

NSH
TSHn Encoding
0x0 4
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2014
microcontrolador
Tabela 15-3. Sample and Hold Largura em ADC Clocks (continuação)

NSH
TSHn Encoding
reservad
0x1 o
0x2 8
reservad
0x3 o
0x4 16
reservad
0x5 o
0x6 32
reservad
0x7 o
0x8 64
reservad
0x9 o
0xA 128
reservad
0xB o
0xC 256
reservad
0xD-0xF o
A frequência de conversão do ADC é uma função do número de amostragem e retenção, dado

pela seguinte equação:
FCONV = 1 / ((NSH + 12) * TADC)
Onde:
■ NSH é a largura da amostra e espera em relógios ADC
■ TADC é o período de relógio de conversão do ADC, que é o inverso da frequência de relógio do

ADC FADC
Agora, o máximo permitido resistência fonte externa (R S) Também muda de acordo com o valor
de NSH, Como o tempo total colonização do circuito de entrada deve ser rápido o suficiente para
resolver a dentro da resolução ADC em um único intervalo de amostragem. O circuito de entrada
inclui a resistência da fonte externa, bem como a resistência de entrada e capacitância do ADC
(RADC e CADC).
Os valores para RS e FCONV para N variandoSH valores, com FADC= 16MHz e FADC= 32MHz são
apresentados nos quadros 18-4-A e 18-4-b. O projetista do sistema deve levar em consideração esses dois
fatores
Para um funcionamento ideal ADC.
Tabela 15-4. RS e FCONV Os valores com diferentes NSH Valores e FADC = 16 MHz
NSH (ciclos) 4 8 16 32 64 128 256
FCONV (Ksps) 1000 800 571 364 211 114 60
RS Max (Ω) 500 3500 9500 21500 45500 93500 189500
Tabela 15-5. RS e FCONV Os valores com diferentes NSH Valores e FADC = 32 MHz
NSH (ciclos) 4 8 16 32 64 128 256
FCONV (Ksps) 2000 1600 1143 727 421 229 119
RS Max (Ω) 250 500 3500 9500 21500 45500 93500
18 junho de 2014 1059
15.3.2.6Sample de controlo de fase

A fonte de disparo para ADC0 e ADC1 pode ser independente ou os dois módulos ADC pode
operar a partir da mesma fonte de disparo e operam sobre as mesmas ou diferentes entradas.
Se os conversores são rodando a mesma taxa de amostragem, que pode ser configurado para
iniciar as conversões coincidentemente ou um ADC pode ser programado para ficar-se a 15
ciclos de relógio em relação à outra ADC. O tempo da amostra pode ser atrasado o tempo de
amostragem padrão programando oESTÁGIOcampo no ADC amostra da fase de controlo
(ADCSPC) registar. Figura 15-3 na página 1060 mostra um exemplo de várias relações de fase.
Figura 15-3. Fases ADC Amostra
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
ADC Amostra Relógio
0x0 FASE (nenhum atraso)
ADC lag
0x1 FASE (1 relógio)
. .
. .
. .
. .
. .
. .
FASE 0xE (14 ADC lag relógio)
FASE 0xF (15 ADC lag relógio)
Esta característica pode ser utilizada para duplicar a frequência de amostragem de entrada. Ambos
Módulo ADC 0 e ADC módulo 1 pode ser programado para amostrar a mesma entrada. módulo ADC
0 pode provar na posição normal (aESTÁGIOcampo no registo ADCSPC é 0x0). ADC módulo 1 pode
ser configurado para provar com um atraso de fase (ESTÁGIOé diferente de zero). Para uma taxa de
amostragem de dois milhões de amostras / segundo em 16MHz, oTSHn campo de todas as amostras
sequenciador de ambos os ADCs deve ser programado para 0x0 eo ESTÁGIO campo de um dos
módulos ADC deve ser definida para 0x8. Os dois módulos podem ser ser sincronizado usando o
gsync e SYNCWAITSequência de bits no ADC Processador de Amostras Iniciado registo (ADCPSSI).
O software pode então combinar os resultados a partir dos dois módulos para criar uma taxa de
amostragem de dois milhões de amostras / segundo em 16MHz, como mostrado na Figura 15-4 na
página 1060.
Figura 15-4. A duplicação da ADC Taxa de amostragem

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18
ADC Amostra Relógio
gsync
ADC 0x0 0 FASE (0,0 °)
ADC 1 FASE 0x8 (180,0 °)
Usando o ADCSPC registo, ADC0 e ADC1 pode fornecer uma série de aplicações interessantes:
■ amostragem contínua coincidente de sinais diferentes. Os passos da sequência de exemplo

executado coincidentemente em ambos os conversores. Nesta situação, oTSHn de combinar
passos de exemplo de ambos os sequenciadores módulo ADC deve ser o mesmo ea
ESTÁGIOcampo deve ser 0x0 em ambos os ADC registros módulo ADCSPC. oTSHn campo é
encontrado no ADC Amostra Sequência n Sample and Hold Tempo (ADCSSTSHn) registar.
- ADC Módulo 0, ADCSPC = 0x0, amostragem AIN0
1060 18 junho de
2014
microcontrolador

Nota: Se dois ADCs estão configurados para provar o mesmo sinal, uma inclinação
(atraso de fase) tem de ser adicionado a um dos módulos de ADC para evitar
amostragem coincidente. Fase lag pode ser adicionado através da programação
doESTÁGIO campo no registo ADCSPC.
■ amostragem enviesado do mesmo sinal. A inclinação é determinada por ambos oTSHn

campo nos registros ADCSSTSHn eo ESTÁGIO campo no registo ADCSPC. Para a taxa de
amostragem mais rápida enviesada, todosTSHncampos devem ser programados para 0x0.
E seTSHn= 0x0 para todos os sequenciadores e o ESTÁGIO campo de um ADC é 0x8, a
configuração duplica a largura de banda de conversão de uma única entrada quando
software combina os resultados como mostrado na Figura 15-5 na página 1061.

Note que não é necessário que o TSHncampos de ser a mesma em uma amostra enviesada.
Se uma aplicação tem diferentes resistência de entrada analógico, em seguidaTSHn e
ESTÁGIO pode variar de acordo com requisitos operacionais.
Figura 15-5. amostragem enviesada
ADC0 S1 S2 S3 S4 S5 S6 S7 S8
ADC1 S1 S2 S3 S4 S5 S6 S7 S8
15.3.2.7 módulo Clocking

O bloco digital de ADC é cronometrado pelo relógio do sistema e o bloco de analógico ADC é
temporizado a partir de um relógio de conversão separado ADC (Relógio). A frequência do
relógio ADC pode ser de até 32 MHz para gerar uma taxa de conversão de 2 Msps. Um relógio
do ADC 16 MHz fornece uma taxa de amostragem de 1 Msps. Há três fontes do relógio ADC:
■ Dividido PLL VCO. A frequência VCO PLL pode ser configurado para gerar-se a um relógio
de 32 MHz para uma taxa de conversão de 2 Msps. oCS campo no registo ADCCC deve ser
programado para 0x0 para selecionar o PLL VCO eo CLKDIV campo é usado para definir o
divisor de relógio apropriado para a frequência desejada.
18 junho de 2014 1061

■ 16 MHz PIOSC. Usando o PIOSC proporciona uma taxa de conversão próximo 1 Msps. Para
usar o PIOSC para o relógio do ADC, primeiro ligue o PLL e, em seguida, permitir que o
PIOSC naCS campo de bits no registo ADCCC, em seguida, desativar o PLL.
■ MOSC. A fonte do relógio MOSC deve ser de 16 MHz para uma taxa de conversão 1 Msps e
32 MHz para uma taxa de conversão de 2 Msps.
O relógio do sistema deve estar na mesma freqüência ou superior ao relógio ADC. Todos os
módulos ADC compartilhar a mesma fonte relógio para facilitar a sincronização de amostras de
dados entre as unidades de conversão, a seleção e programação de que é fornecido pelo registo
ADCCC de ADC0. Os módulos ADC não executar a taxas de conversão diferentes.
15.3.2.8Busy Estado
o OCUPADObit do registo ADCACTSS é usado para indicar quando o ADC está ocupado com
uma conversão atual. Quando não há desencadeia pendente que pode iniciar uma nova
conversão no ciclo imediato ou próximos ciclos, oOCUPADO bit lê como 0. Software deve ler o
status do OCUPADO bit tão clara antes de desabilitar o relógio ADC por escrito para o Run Modo
Relógio Controle Gating conversor analógico-digital (RCGCADC) registrar.
15.3.3 Hardware Amostra Média Circuit

os resultados mais elevados de precisão pode ser gerado usando o circuito de cálculo da média de
hardware, no entanto, os melhores resultados são à custa de taxa de transferência. Até 64 amostras
podem ser acumulados com uma média de modo a formar uma única entrada de dados na memória
FIFO sequenciador. O rendimento é reduzido proporcionalmente ao número de amostras no cálculo
da média. Por exemplo, se o circuito de cálculo da média é configurado para calcular a média de 16
amostras, o rendimento é diminuído por um factor de 16.
Por padrão o circuito de média está fora, e todos os dados do conversor passa para o FIFO
sequenciador. O hardware da média é controlada pela Média Controlo Amostra ADC registo
(ADCSAC) (ver página 1105). Um circuito de cálculo da média simples foi implementada, assim, todos
os canais de entrada recebe a mesma quantidade de média se eles são single-ended ou diferencial.
A Figura 15-6 mostra um exemplo no qual o registo ADCSAC é definido como 0x2 para
sobreamostragem hardware 4x e o IE1 bit é ajustado para a sequência de amostras, o que
resulta em uma interrupção após o segundo valor médio é armazenado na memória FIFO.
1062 18 junho de
2014
™
Figura 15-6. Exemplo Média Amostra
A+B+C A+B+C
+D +D
4 4
INT
15.3.4Analog-to-Digital Converter
O módulo (ADC) conversor analógico-digital usa uma arquitetura de aproximação sucessiva
Register (SAR) para entregar um, de baixa potência, valor de conversão de alta precisão de 12
bits. A aproximação sucessiva utiliza uma matriz de condensador comutado para executar a
dupla função de amostragem e que prende o sinal, bem como proporcionar a operação do DAC
12 bits.
A Figura 15-7 mostra o diagrama ADC entrada equivalência; para valores de parâmetros,
consulte “conversor analógico-digital (ADC)” na página 1861.
18 junho de 2014 1063

Figura 15-7. ADC Equivalência Input
Tiva ™ microcontrolador
PAD entrada
V
DD Equivalente
Z
Zs O circuito ADC
R
Rs PIN ADC 12 bits
SAR ADC
Conversor
V ESD 12 bits
VS ADCIN Eueu
Palavr
Cs braçadeira a
PAD R
PIN entrada ADC
Equivalent
e
O circuito
PAD R
PIN entrada ADC
Equivalent
e
O circuito
C
ADC
O ADC opera a partir de tanto a 3,3-V analógico e digital de fontes de alimentação de 1,2 V. O relógio
ADC pode ser configurado para reduzir o consumo de energia quando as conversões ADC não são
necessários (consulte “Controle do Sistema” na página 239). As entradas analógicas são ligados para
o ADC através de caminhos de entrada especialmente equilibrados para minimizar a distorção e a
diafonia nas entradas. Informações detalhadas sobre as fontes de alimentação ADC e entradas
analógicas podem ser encontrados em “conversor analógico-digital (ADC)” na página 1861.
15.3.4.1 Referência de tensão

O ADC utiliza sinais internos VREFP e VREFN como referências para produzir um valor de
conversão a partir da entrada analógica seleccionado. VREFP pode ser ligado a
qualquerVREFA + ou VDDA e VREFN está ligado a GNDA como configurado pela VREF bit no
controle ADC (ADCCTL) registar-se, como se mostra na Figura 15-8.
Figura 15-8. Referência Tensão ADC
VDDA
VREFP
VREFA +
referência de tensão
seleccionado usando o
campo VREF na
registo ADCCTL
VREFN
GNDA GNDA ADC
1064 18 junho de
2014
microcontrolador
A gama de este valor de conversão é de 0x000 para 0xFFF. No modo single-ended de entrada, o
valor 0x000 corresponde ao nível de tensão em VREFN; o valor 0xFFF corresponde ao nível de
tensão em VREFP. Esta configuração resulta em uma resolução que pode ser calculada
utilizando a seguinte equação:
mV por código ADC = (VREFP - VREFN) / 4096
Enquanto as almofadas de entrada analógica pode lidar com tensões para além desta gama, as
tensões de entrada analógico tem de permanecer dentro dos limites prescritos na Tabela 27-44, na
página 1861 para produzir resultados precisos. O VREFA + especificação define o intervalo útil para a
referência de tensão externa sobre VREFA + e GNDA, Consulte a Tabela 27-44, na página 1861. Deve
ser tomado cuidado para fornecer uma tensão de referência do aceitável quality.Figure 15-9 na
página 1065 mostra a função de conversão do ADC das entradas analógicas.
Figura 15-9. Resultado ADC conversão
0xFFF
0xC00
0x800
0x400
VE
M
VREFN -VREFN) -VREFN) - VREFN) VREFP
(VREFP (VREFP (VREFP

¼ ½ ¾
- Saturação Input
15.3.5 amostragem diferencial

Em adição à amostragem de terminação única tradicional, o módulo ADC suporta amostragem
diferencial de dois canais de entrada analógicos. Para habilitar a amostragem diferencial,
software deve definir oDn bit no registo ADCSSCTL0n em mordidela configuração de uma
etapa.
Quando uma sequência de passo é configurado para amostragem diferencial, o par de entrada a
amostra deve ser configurado no registo ADCSSMUXn. 0 par diferencial amostras entradas
analógicas 0 e 1; diferencial
18 junho de 2014 1065
1 par de amostras entradas analógicas 2 e 3; e assim por diante (ver Tabela 15-6 na página
1066). O ADC não é compatível com outros emparelhamentos diferenciais como entrada
analógica 0 com entrada analógica 3.
Tabela 15-6. Pares de amostragem diferencial

entradas
Par diferencial analógicas
0 0e1
1 2e3
2 4e5
3 6e7
4 8e9
5 10 e 11
6 12 e 13
7 14 e 15
8 16 e 17
9 18 e 19
A tensão amostrada em modo diferencial é a diferença entre os canais ímpares e pares:
■ Tensão de entrada positiva: VIN + = VIN_EVEN (Mesmo canal)
■ Tensão de entrada negativo: Vin = VIN_ODD (Canal ímpar)
A tensão diferencial de entrada é definido como: VIND = VIN + - Vin, portanto:
■ Se VIND = 0, então o resultado da conversão = 0x800
■ Se VIND > 0, então o resultado da conversão> 0x800 (gama é 0x800-0xFFF)
■ Se VIND <0, então o resultado da conversão <0x800 (gama é 0-
0x800) Ao usar amostragem diferencial, as seguintes definições são

relevantes:
■ Tensão de entrada do modo comum: VINCM = (VIN + + Vin) / 2
■ Referência Tensão Positivo: VREFP
■ Referência de tensão negativo: VREFN
■ Referência Tensão Diferencial: VREFD = VREFP - VREFN
■ Referência comum Voltage Mode: VREFCM = (+ VREFP VREFN) / 2
As seguintes condições de fornecer resultados óptimos em modo

diferencial:
■ ambos VIN_EVEN e VIN_ODD deve estar na faixa de (VREFP para VREFN) para um
resultado de conversão válida
■ A possível balanço máximo diferencial de entrada, ou a gama diferencial máxima, é: -
VREFDa + VREFD, De modo que o sinal máximo do pico-a-pico diferencial de entrada é (+
VREFD - -VREFD) = 2 * VREFD= 2 * (VREFP - VREFN)
1066 18 junho de
2014
microcontrolador
■ A fim de tirar vantagem do máximo possível oscilação de entrada diferencial, VIN CM deve
ser muito próximo a VREFCM, Consulte a Tabela 27-44, na página 1861.
Se VINCM não é igual a VREFCM, O sinal de entrada diferencial pode grampo em qualquer tensão
máxima ou mínima, porque tanto a entrada terminou único não pode ser maior do que ou menor do
que VREFP VREFN, e não é possível para atingir pleno funcionamento. Assim, qualquer diferença no
modo comum entre a tensão de entrada e a tensão de referência limita a gama dinâmica do ADC
diferencial.
Uma vez que a tensão do sinal diferencial máximo de pico-a-pico é 2 * (VREFP - VREFN), os
códigos de ADC são interpretados como:
mV por código ADC = (2 * (VREFP - VREFN)) / 4096
A Figura 15-10 mostra a forma como a tensão diferencial, AV, é representado por um código de
ADC.
Figura 15-10. Representação tensão diferencial
0xFFF
0x800
- (VREFP - VREFN) 0 VREFP - VREFN
- Saturação Input
15.3.6 Sensor de temperatura interna

O sensor de temperatura serve duas finalidades principais: 1) a notificar o sistema de que a
temperatura interna é demasiado elevado ou baixo para um funcionamento fiável e 2) para
fornecer medições da temperatura para a calibração do módulo de hibernação RTC guarnição
valor.
O sensor de temperatura não tem permitir uma separado, uma vez que também contém a banda
proibida de referência e deve ser sempre activado. A referência é fornecido a outros módulos
analógicos; não apenas o ADC. Além disso, o sensor de temperatura tem uma segunda entrada
poder-se no domínio de 3,3 V, que proporciona um controlo pelo módulo de hibernação.
O sensor de temperatura interno converte uma medição de temperatura numa tensão. Este valor de
voltagem, VTSENS, É dada pela seguinte equação (onde TEMP é a temperatura em ° C):
VTSENS = 2,7 - ((TEMP + 55) / 75)
Esta relação é mostrado na Figura 15-11, na página 1068.
18 junho de 2014 1067
Figura 15-11. Temperatura interna característica do sensor
VTSENS
VTSENS = 2,7 V - (TEMP + 55)
75
2,5 V
1.633 V
0,833 V
-40 ° C 25 ° C 85 ° C Temp
A leitura do sensor de temperatura pode ser amostrado em uma sequência de amostras, definindo a
TSNbit no registo ADCSSCTLn. A amostragem e retenção largura deve ser configurado para pelo
menos 16 relógios ADC utilizando o registo ADCSSTSHn. A leitura de temperatura a partir do sensor
de temperatura também pode ser dado como uma função do valor de ADC. A fórmula seguinte calcula
temperatura (TEMP℃) Com base na ADC leitura (ADCCÓDIGO, Dada como um número decimal sem
sinal 0-4095)
ea gama de tensão máxima ADC (VREFP - VREFN):
TEMP = 147,5 - ((75 * (VREFP - VREFN) x ADCCÓDIGO) / 4096)
Unidade 15.3.7Digital Comparador

Um ADC é vulgarmente utilizados para a amostragem de um sinal externo e para monitorizar o
seu valor para assegurar que permanece em um determinado intervalo. Para automatizar este
processo de controlo e reduzir a quantidade de sobrecarga do processador que é necessário,
cada módulo fornece oito comparadores digitais.
Conversões no ADC que são enviados para os comparadores digitais são comparados com os
limites programáveis pelo usuário no Digital Faixa Comparador ADC (ADCDCCMPn) registros. O
ADC pode ser configurado para gerar uma interrupção, dependendo se o dispositivo está a
funcionar dentro da região de baixa, média ou alta-banda configurado noADCDCCMPncampos de
bits. Os comparadores digitais quatro modos operacionais (Uma vez que, sempre, Histerese
Depois, sempre de histerese) pode ser adicionalmente aplicado para a configuração de
interrupção.
Funções 15.3.7.1Output
conversões ADC pode ser armazenada nas FIFO Sequência ADC amostra ou em comparação
com os meios comparadores digitais, tal como definido pela SnDCOPbits no registo da operação
(ADCSSOPn) Sequência ADC Amostra n. Essas conversões ADC selecionados são usados pelo
respectivo comparador digital para monitorar o sinal externo. Cada comparador tem dois
possíveis funções de saída: interrupções do processador e desencadeia.
Cada função tem a sua própria máquina de estado para rastrear o sinal monitorado. Mesmo que as
funções de interrupção e de gatilho pode ser activado individualmente ou ambos ao mesmo tempo,
a mesma conversão
1068 18 junho de
2014
microcontrolador
dados poderão ser usados por cada função para determinar se foram cumpridas as
condições adequadas para afirmar a saída associado.
interrupções
A função de comparação de interrupção digital é habilitado, definindo o CIEbit no registo ADC Digital
Comparador Control (ADCDCCTLn). Este bit permite que a máquina estatal função de interrupção
para começar a monitorar as conversões ADC recebidas. Quando o conjunto adequado de condições
seja atendida, eoDCONSSx bit é definido no registo ADCIM, uma interrupção é enviada para o
controlador de interrupção.
Nota: Para uma taxa de 1 a 2 Msps, como a frequência de relógio do sistema se aproxima da
freqüência de clock ADC, recomenda-se que a aplicação usar o μDMA para armazenar
dados de conversão do FIFO para a memória antes de processar, em vez de um
orientado a interrupção de dados individuais ler. Usando o μDMA para armazenar várias
amostras antes de interromper o processador amortiza sobrecarga de interrupção
através de múltiplas transferências e evita a perda de dados de exemplo.
Nota: Apenas um único DCONSSnbit deve ser definido em um dado momento. Definindo mais
de um desses bits resulta noINRDCbit do registo ADCRIS ser mascarado, e nenhuma
interrupção é gerada em qualquer uma das linhas de interrupção da amostra do
sequenciador. Recomenda-se que quando as interrupções são usados, eles são
habilitado em amostras alternadas ou no final da sequência da amostra.
Gatilhos
A função de comparação gatilho digital é activada ajustando o CTEbit no registo ADCDCCTLn.
Este bit permite que a máquina de estado de função de gatilho para iniciar a monitorização das
conversões ADC de entrada. Quando o conjunto adequado das condições for satisfeita, o valor
do correspondente gatilho digital para o módulo de PWM é afirmado.
15.3.7.2 Modos operacionais

Quatro modos operacionais são fornecidas para suportar uma ampla gama de aplicações e
vários requisitos de sinalização possíveis: Always, Once, histerese sempre, e histerese uma vez.
O modo de funcionamento é seleccionado utilizando aCIM ou CTM campo no registo
ADCDCCTLn.
Modo de sempre
No modo sempre operacional, a interrupção ou gatilho associado é afirmado sempre que o valor
de conversão do ADC cumpre os seus critérios de comparação. O resultado é uma série de
afirmações sobre a interrupção ou gatilho enquanto as conversões estão dentro da faixa
apropriada.
Uma vez que o Modo

No modo Uma vez em funcionamento, a interrupção ou gatilho associado é afirmado sempre
que o valor de conversão do ADC cumpre os seus critérios de comparação, e o valor de
conversão do ADC anterior não o fez. O resultado é uma única afirmação da interrupção ou
gatilho quando as conversões estão dentro da faixa apropriada.
Histerese-Sempre Modo
O modo operacional Histerese-sempre só pode ser usado em conjunto com as regiões de banda
baixa ou de banda alta, porque a região do meio da banda deve ser cruzado e a região oposta
entrou para limpar a condição de histerese. No Modo de histerese-sempre, a interrupção ou
gatilho associado é afirmado nos seguintes casos: 1) o valor de conversão do ADC cumpre os
seus critérios de comparação ou 2) um valor de conversão do ADC anterior satisfizeram os
critérios de comparação, e a condição de histerese não tem sido aclarado por entrar na região
oposta. O resultado é uma série de afirmações sobre a interrupção ou gatilho que continuar até a
região oposta é inserido.
18 junho de 2014 1069
Modo de histerese-Once
O modo operacional Histerese-Uma vez só pode ser usado em conjunto com as regiões de
banda baixa ou de banda alta, porque a região do meio da banda deve ser cruzado e a região
oposta entrou para limpar a condição de histerese. No Modo de histerese-Once, a interrupção ou
gatilho associado é afirmado somente quando o valor de conversão ADC cumpre os seus
critérios de comparação, a condição de histerese é clara, ea conversão ADC anterior não
cumpria os critérios de comparação. O resultado é uma única afirmação sobre a interrupção ou
gatilho.
15.3.7.3 Ranges de função

Os dois valores de comparação, COMP0 e COMP1, No ADC Digital Comparador Gama
(ADCDCCMPn) registo eficazmente quebrar área a conversão em três regiões distintas. Estas
regiões são referidas como o de banda baixa (menos deCOMP0), Mid-band (maior que COMP0
mas inferior ou igual a COMP1), E de banda alta (maior do que ou igual a COMP1) regiões. COMP0
e COMP1 pode ser programado para o mesmo valor, de forma eficaz a criação de duas regiões,
mas COMP1 sempre deve ser maior ou igual ao valor de COMP0. UMACOMP1 valor que é inferior a
COMP0 gera resultados imprevisíveis.
Low-Band Operação
Para operar na região do baixo-band, o CIC campo ou o CTCcampo no registo ADCDCCTLn
deve ser programado para 0x0. Esta configuração faz com que as interrupções ou disparadores
para ser gerado na região de banda baixa, tal como definido pelo modo de funcionamento
programado. Um exemplo do estado do sinal de interrupção / gatilho na região de baixa frequcia
para cada um dos modos de operação é mostrada na Figura 15-12, na página 1070. Note-se que
um "0" em uma coluna seguindo o nome do modo operacional (Sempre , uma vez que, sempre
histerese, e histerese uma vez) indica que o sinal de interrupção ou gatilho é inativa e um "1"
indica que o sinal é afirmado.
Figura 15-12. Baixa-Band Operação (CIC = 0x0 e / ou CTC = 0x0)
COMP1
COMP0
Sempre - 0 0 0 0 1 1 1 0 0 1 1 0 0 0 0 1
Uma vez - 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1
histerese sempre - 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1
histerese Uma vez - 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1
1070 18 junho de
2014
microcontrolador
Mid-Band Operação
Para operar na região mid-band, o CIC campo ou o CTCcampo no registo ADCDCCTLn deve ser
programado para 0x1. Esta configuração faz com que as interrupções ou disparadores para ser
gerado, na região do meio da banda de acordo com o modo de operação. Apenas o Sempre e
modos Uma vez operacionais estão disponíveis na região mid-band. Um exemplo do estado do
sinal de interrupção / gatilho na região do meio da banda para cada um dos modos de
funcionamento permitidas é mostrado na Figura 15-13, na página 1071. Note-se que um "0" em
uma coluna seguindo o nome do modo operacional ( sempre ou Depois) indica que o sinal de
interrupção ou gatilho é inativa e um "1" indica que o sinal é afirmado.
Figura 15-13. Meados de Banda Operação (CIC = 0x1 e / ou CTC = 0x1)
COMP1
COMP0
Sempre - 0 0 1 1 0 0 0 1 1 1 0 0 1 1 0 0
Uma vez - 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0
histerese sempre - - - - - - - - - - - - - - - - -
histerese Uma vez - - - - - - - - - - - - - - - - -
Alta-Band Operação
Para operar na região de banda alta, o CIC campo ou o CTCcampo no registo ADCDCCTLn
deve ser programado para 0x3. Esta configuração faz com que as interrupções ou disparadores
para ser gerado, na região da banda alta de acordo com o modo de operação. Um exemplo do
estado do sinal de interrupção / gatilho na região de banda alta para cada um dos modos de
funcionamento permitidas é mostrado na Figura 15-14, na página 1072. Note-se que um "0" em
uma coluna seguindo o nome do modo operacional ( sempre, Depois, sempre de histerese, e
histerese uma vez) indica que o sinal de interrupção ou gatilho é inativa e um "1" indica que o
sinal é afirmado.
18 junho de 2014 1071

Figura 15-14. De banda alta Operação (CIC = 0x3 e / ou CTC = 0x3)
COMP1
COMP0
Sempre - 0 0 0 0 1 1 1 0 0 1 1 0 0 0 1 1
Uma vez - 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0
histerese sempre - 0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1
histerese Uma vez - 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0
15,4 Inicialização e configuração

15.4.1Module Inicialização
Inicialização do módulo de ADC é um processo simples com muito poucas etapas: permitir o
relógio para o ADC, o circuito incapacitantes isolamento análogo associado com todas as
entradas que são para ser utilizados, e reconfigurar as prioridades amostra do sequenciador (se
necessário).
A sequência de inicialização para o ADC é a seguinte:
1. Ativar o relógio ADC usando o registo RCGCADC (ver página 396).
2. Ativar o relógio para os módulos GPIO adequados, através do registo RCGCGPIO (ver
página 382). Para descobrir quais portas GPIO para permitir, se referem a “Descrição de
sinal” na página 1055.
3. Defina o GPIO AFSELbits para os pinos de entrada ADC (ver página 770). Para determinar
qual GPIOs para configurar, consulte a Tabela 26-4 na página 1797.
4. configure o AINx sinais a serem entradas analógicas por impedir o correspondente DEN
bit no registo GPIO Digital Ativar (GPIODEN) (ver página 781).
5. Desactivar o circuito de isolamento analógico para todos os pinos de entrada ADC que são para
ser utilizados, escrevendo um 1 para os bits apropriados no registo de GPIOAMSEL (ver página
786) no bloco GPIO associado.
6. Se requerido pela aplicação, reconfigurar as prioridades amostra sequenciador no registo

ADCSSPRI. A configuração padrão tem Amostra 0 Sequenciador com a prioridade mais
elevada e a Amostra 3 Sequencer como a mais baixa prioridade.
1072 18 junho de
2014
microcontrolador
15.4.2 Configuração Sequencer Amostra

Configuração dos sequenciadores de exemplo é um pouco mais complexa do que a
inicialização do módulo porque cada sequenciador amostra é totalmente programável.
A configuração de cada um sequenciador de amostra deve ser a seguinte:
1. Certifique-se de que o sequenciador amostra é desativado desmarcando a correspondente

ASENnbit no registo ADCACTSS. A programação dos sequenciadores amostra é permitida
sem tê-los habilitado. A desativação do sequenciador durante a programação impede a
execução errônea se um evento de disparo viesse a ocorrer durante o processo de
configuração.
2. Configurar o evento de disparo para o sequenciador amostra no registo ADCEMUX.
3. Ao usar um gerador de PWM como fonte de trigger, utilize o ADC Gatilho Source Select
(ADCTSSEL) registrar para especificar em qual módulo PWM o gerador está localizado. A
reposição de registos padrão seleciona módulo PWM 0 para todos os geradores.
4. Para cada amostra na sequência de amostras, configurar a fonte de entrada

correspondente nos registos ADCSSMUXn e ADCSSEMUXn.
5. Para cada amostra na sequência de amostras, configurar os bits de controlo da amostra no
mordidela correspondente no registo ADCSSCTLn. Ao programar a última mordidela,
garantir que oFIMbit é definido. Falha para definir oFIM bit provoca um comportamento
imprevisível.
6. Se as interrupções estão a ser utilizados, definir o correspondente MASCARAR bit no registo

ADCIM.
7. Ativar a lógica amostra sequenciador, definindo o correspondente ASENn bit no registo

ADCACTSS.
15.5 Register Mapa

Tabela 15-7 na página 1073 lista os registros ADC. O deslocamento listado é um incremento de
hexadecimal para o endereço do registo, em relação ao endereço base desse módulo ADC de:
■ ADC0: 0x4003.8000
■ ADC1: 0x4003.9000
Note-se que o relógio módulo ADC deve ser ativado antes que os registros podem ser
programados (ver página 396). Deve haver um atraso de 3 relógios do sistema após o relógio
módulo ADC está habilitado antes de quaisquer registros módulo ADC são acessados.
Tabela 15-7. ADC Register Mapa

compen Vejo
sar Nome Tipo Restabelecer Descrição págin
a
0x000 ADCACTSS RW 0x0000.0000 ADC Sequencer Amostra Ativa 1077
0x004 ADCRIS RO 0x0000.0000 ADC Raw Status de Interrupção 1079
0x008 ADCIM RW 0x0000.0000 Máscara ADC Interrupção 1082
0x00C ADCISC RW1C 0x0000.0000 ADC interrupção Estado e Clear 1085
0x010 ADCOSTAT RW1C 0x0000.0000 ADC Overflow Estado 1089
0x014 ADCEMUX RW 0x0000.0000 ADC Evento Multiplexer Select 1091

18 junho de 2014 1073
Tabela 15-7. ADC Register Mapa (continuação)

Restabele Vejo
Nome offset Tipo cer Descrição págin
a
0x018 ADCUSTAT RW1C 0x0000.0000 ADC Underflow Estado 1096
0x01C ADCTSSEL RW 0x0000.0000 ADC Gatilho Source Select 1097
0x020 ADCSSPRI RW 0x0000.3210 ADC Prioridade Sequencer Amostra 1099
0x024 ADCSPC RW 0x0000.0000 Controlo de fase de amostra de ADC 1101
0x028 ADCPSSI RW - ADC Processor Sequence Amostra Iniciado 1103
0x030 ADCSAC RW 0x0000.0000 ADC Controlo Média Amostra 1105
0x034 ADCDCISC RW1C 0x0000.0000 ADC Digital Comparador de interrupção Estado e Clear 1106
0x038 ADCCTL RW 0x0000.0000 Controle ADC 1108

ADC entrada Sequence Amostra Multiplexer Selecionar
0x040 ADCSSMUX0 RW 0x0000.0000 0 1109
0x044 ADCSSCTL0 RW 0x0000.0000 Sequência de Controlo Amostra 0 ADC 1111
0x048 ADCSSFIFO0 RO - ADC Sequência Amostra Resultado FIFO 0 1118
0x04C ADCSSFSTAT0 RO 0x0000.0100 Sequência ADC Amostra FIFO 0 Estado 1119
0x050 ADCSSOP0 RW 0x0000.0000 ADC Amostra Sequência 0 Operação 1121

ADC Amostra Sequência de 0 Digital Comparador
0x054 ADCSSDC0 RW 0x0000.0000 Select 1123
0x058 ADCSSEMUX0 RW 0x0000.0000 Sequence ADC Amostra Extensão Input Multiplexer Select
1125
0
0x05C ADCSSTSH0 RW 0x0000.0000 ADC Amostra Sequência de 0 Sample e Hold Time 1127
0x060 ADCSSMUX1 RW 0x0000.0000 ADC entrada Sequence Amostra Multiplexer Select 1 1129
0x068 ADCSSFIFO1 RO - ADC Sequência Amostra Resultado 1 FIFO 1118

ADC Amostra Sequência de 1 Digital Comparador
0x074 ADCSSDC1 RW 0x0000.0000 Select 1135
0x078 ADCSSEMUX1 RW 0x0000.0000 Sequence ADC Amostra Extensão Input Multiplexer Select
1137
1
0x07C ADCSSTSH1 RW 0x0000.0000 ADC Amostra Sequência de 1 Amostra e Hold Time 1139
0x080 ADCSSMUX2 RW 0x0000.0000 ADC entrada Sequence Amostra Multiplexer Select 2 1129
0x088 ADCSSFIFO2 RO - ADC Sequência Amostra Resultado FIFO dois 1118
0x094 ADCSSDC2 RW 0x0000.0000 ADC Amostra Sequência 2 Digital Comparador Select 1135
1074 18 junho de
2014
™
Tabela 15-7. ADC Register Mapa (continuação)

Restabele Vejo
Nome offset Tipo cer Descrição págin
a
Sequence ADC Amostra Extensão Input Multiplexer Select

0x098 ADCSSEMUX2 RW 0x0000.0000 1137
2
0x09C ADCSSTSH2 RW 0x0000.0000 ADC Amostra Sequência 2 Sample e Hold Time 1139
0x0A0 ADCSSMUX3 RW 0x0000.0000 ADC entrada Sequence Amostra Multiplexer Select 3 1141
0x0A4 ADCSSCTL3 RW 0x0000.0000 Sequência de Controlo Amostra 3 ADC 1142
0x0A8 ADCSSFIFO3 RO - ADC Sequência Amostra Resultado FIFO 3 1118
0x0AC ADCSSFSTAT3 RO 0x0000.0100 Sequência ADC Amostra FIFO 3 Estado 1119
0x0B0 ADCSSOP3 RW 0x0000.0000 ADC Amostra Sequência 3 Operação 1144
0x0B4 ADCSSDC3 RW 0x0000.0000 ADC Amostra Sequência 3 Digital Comparador Select 1145
Sequence ADC Amostra Extensão Input Multiplexer Select

0x0B8 ADCSSEMUX3 RW 0x0000.0000 1146
3
0x0BC ADCSSTSH3 RW 0x0000.0000 ADC Amostra Sequência 3 Sample e Hold Time 1147
0xD00 ADCDCRIC WO 0x0000.0000 ADC Digital Comparador Repor Condições Iniciais 1148
0xE00 ADCDCCTL0 RW 0x0000.0000 ADC Digital Comparador de Controle 0 1153
0xE04 ADCDCCTL1 RW 0x0000.0000 ADC Digital Comparador de controle 1 1153
0xE08 ADCDCCTL2 RW 0x0000.0000 ADC Digital Comparador Control 2 1153
0xE0C ADCDCCTL3 RW 0x0000.0000 ADC Digital Comparador de controle 3 1153
0xE1C ADCDCCTL7 RW 0x0000.0000 ADC Digital Comparador de controle 7 1153
0xE40 ADCDCCMP0 RW 0x0000.0000 ADC Digital Comparador Faixa 0 1156
0xE44 ADCDCCMP1 RW 0x0000.0000 Faixa ADC Digital Comparador 1 1156
0xE4C ADCDCCMP3 RW 0x0000.0000 Faixa ADC Digital Comparador 3 1156
0xE5C ADCDCCMP7 RW 0x0000.0000 Faixa ADC Digital Comparador 7 1156
0xFC0 ADCPP RO 0x01B0.2147 Propriedades periféricos ADC 1157
0xFC4 ADCPC RW 0x0000.0007 Configuração periférica ADC 1159
0xFC8 ADCCC RW 0x0000.0001 Configuração Relógio ADC 1160
18 junho de 2014 1075

15,6 Cadastre Descrições

O restante deste seção lista e descreve os registros ADC, em ordem numérica por endereço de
offset.
1076 18 junho de
2014
™
Registar 1: ADC Sequencer Amostra Ativa (ADCACTSS), offset 0x000

Este registo controla a activação dos sequenciadores de amostra. Cada seqüenciador
amostra pode ser ativado ou desativado de forma independente.
ADC Sequencer Amostra Ativa (ADCACTSS)

base de ADC0: 0x4003.8000
offset 0x000
Digite RW, redefinir 0x0000.0000
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
OCUPA
reservado DO
Tipo RO RO RO RO RO RO RO RO RO RO RO RO RO RO RO RO
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado ADEN3 ADEN2 ADEN1 ADEN0 reservado ASEN3 ASEN2 ASEN1 ASEN0
Tipo RO RO RO RO RW RW RW RW RO RO RO RO RW RW RW RW
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Resta Descrição
belece
Bit / Campo Nome Tipo r Software não deve contar com o valor de um pouco reservado. Para
fornecer compatibilidade com produtos futuros, o valor de um bit
31:17 reservado RO 0 reservado deve ser preservada através de uma operação de leitura-
modificação-gravação.
ADC Busy
16 OCUPADO RO 0
valor Descrição
0 ADC está ocioso
1ADC está ocupado
Nota: Para utilizar o OCUPADObit, a ADC Evento Multiplexer

Select (ADCEMUX) registo deve ser programado de tal
forma que nenhum disparo é selecionado (codificação de
campo de bits é 0xE). A codificação NUNCA no registo
ADCEMUX permite que o ADC para seguramente ser
colocado no modo de sono profundo.
15:12 reservado RO 0 Software não deve contar com o valor de um pouco reservado. Para
fornecer compatibilidade com produtos futuros, o valor de um bit
reservado deve ser preservada através de uma operação de leitura-
11 ADEN3 RW 0
ADC SS3 DMA Ativar
valor Descrição
0 DMA para amostra Sequencer 3 está desativado.
1DMA para a Amostra Sequencer 3 é activado.
10 ADEN2 RW 0 ADC SS2 DMA Ativar
valor Descrição
1DMA para a Amostra Sequencer 2 é activada.
18 junho de 2014 1077
Restabelece
Bit / Campo Nome Tipo r Descrição
Valor Descrição
1 DMA para a Amostra 1 sequenciador é activado.
Valor Descrição
1 DMA para a Amostra 1 sequenciador é activado.
Software não deve contar com o valor de um pouco reservado.

7: 4 reservado RO 0 Fornecer
compatibilidade com os futuros produtos, o valor de um bit reservado
deve ser
preservado durante uma operação de leitura-modificação-gravação.
3 ASEN3 RW 0 ADC SS3 Ativar
valor Descrição
0 Amostra Sequencer 3 está desativado.
1Sample Sequencer 3 está habilitado.
valor Descrição
1Sample Sequencer 2 é activada.
valor Descrição
1Sample Sequencer 1 é activado.
valor Descrição
0 Amostra Sequencer 0 é desativado.
1Sample Sequencer 0 está habilitado.
1078 18 junho de
2014
™
Registar 2: ADC Raw interrupção Status (ADCRIS), offset 0x004

Este registo mostra o estado do sinal de interrupção de cada cru sequenciador amostra. Estes
bits podem ser pesquisados por software para procurar condições de interrupção sem enviar as
interrupções do controlador de interrupção.
ADC Raw interrupção Status (ADCRIS)

offset 0x004
Digite RO, redefinir 0x0000.0000
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado INRDC
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado DMAINR3 DMAINR2 DMAINR1 DMAINR0 reservado INR3 InR2 InR1 INR0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabe
Bit / Campo Nome Tipo lecer Descrição
31:17 reservado RO 0x000 Fornecer
deve ser
16 INRDC RO 0 Comparador Digital Raw Status de Interrupção
valor Descrição
0 Todos os bits no registo ADCDCISC são claras.
1 Pelo menos um bit no registo ADCDCISC estiver definido, o
que significa que uma interrupção comparador digital tenha
ocorrido.

15:12 reservado RO 0 Fornecer
deve ser
11 DMAINR3 RO 0 SS3 DMA Raw Status de Interrupção
valor Descrição
0 A interrupção de DMA não ocorreu.
1 A sequência de amostras de 3 DMA interrupção é afirmado.
Este bit é apagado escrevendo um 1 para o DMAINR3 bit na ADCISC

registo.
valor Descrição

registo.
18 junho de 2014 1079
Bit / Campo Nome Tipo Restabelecer Descrição
valor Descrição
1 A sequência de amostras de um DMA de interrupção é
afirmado.

registo.
valor Descrição

registo.
deve ser
3 INR3 RO 0 SS3 Raw Status de Interrupção
valor Descrição
0 Uma interrupção não ocorreu.
1 Uma amostra foi concluída a conversão e o respectivo
ADCSSCTL3 IEN bit é definido, permitindo uma
interrupção cru.
Este bit é apagado escrevendo um 1 para o IN3 bit no registo

ADCISC.
2 InR2 RO 0 SS2 Raw Status de Interrupção
valor Descrição
interrupção cru.
Este bit é apagado escrevendo um 1 para o EM 2 bit no registo

ADCISC.
1 InR1 RO 0 SS1 Raw Status de Interrupção
valor Descrição
interrupção cru.
Este bit é apagado escrevendo um 1 para o EM 1 bit no registo

ADCISC.
1080 18 junho de
2014
™
0 INR0 RO 0 SS0 Raw Status de Interrupção
valor Descrição
interrupção cru.
Este bit é apagado escrevendo um 1 para o IN0 bit no registo

ADCISC.
18 junho de 2014 1081

Cadastre 3: Máscara ADC interrupção (ADCIM), offset 0x008

Este registo controla se o sequenciador amostra e sinais de interrupção matéria comparadores
digitais são enviados para o controlador de interrupção. Cada sinal de interrupção em bruto pode ser
mascarado de maneira independente.
Nota: Para uma taxa de 1 a 2 Msps, como a frequência de relógio do sistema se aproxima da
freqüência de clock ADC, recomenda-se que a aplicação usar o μDMA para armazenar
dados de conversão do FIFO para a memória antes de processar, em vez de um
orientado a interrupção de dados individuais ler. Usando o μDMA para armazenar várias
amostras antes de interromper o processador amortiza sobrecarga de interrupção
através de múltiplas transferências e evita a perda de dados de exemplo.
Nota: Apenas um único DCONSSnbit deve ser definido em um dado momento. Definindo mais
de um desses bits resulta noINRDCbit do registo ADCRIS ser mascarado, e nenhuma
interrupção é gerada em qualquer uma das linhas de interrupção da amostra do
sequenciador. Recomenda-se que quando as interrupções são usados, eles são
habilitado em amostras alternadas ou no final da sequência da amostra.
Máscara ADC interrupção (ADCIM)

offset 0x008
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado DCONSS3 DCONSS2 DCONSS1 DCONSS0
Tipo RO RO RO RO RO RO RO RO RO RO RO RO RW RW RW RW
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado DMAMASK3 DMAMASK2 DMAMASK1 DMAMASK0 reservado mask3 MASK2 MASK1 MASK0
Tipo RO RO RO RO RW RW RW RW RO RO RO RO RW RW RW RW
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabe
deve ser
19 DCONSS3 RW 0 Digital Comparador de interrupção na SS3
valor Descrição
0 O status dos comparadores digitais não afeta o status de
interrupção SS3.
1 O sinal de interrupção em bruto dos comparadores digitais
(INRDC bit no registo ADCRIS) é enviado para o controlador
de interrupção na linha de interrupção SS3.
valor Descrição
interrupção SS2.
1082 18 junho de
2014
™
valor Descrição
interrupção SS1.
16 DCONSS0 RW 0 Digital Comparador de interrupção no SS0
valor Descrição
interrupção SS0.

deve ser
11 DMAMASK3 RW 0 Máscara SS3 DMA Interrupção
valor Descrição
0 O status de Sequencer Amostra 3 DMA não afeta o status
de interrupção SS3.
1 O sinal de interrupção em bruto a partir da amostra 3
Sequencer DMA
(Registo ADCRISDMAINR3 bit) é enviado para o controlador de
interrupção.
valor Descrição
Sequencer DMA
interrupção.
valor Descrição
1 O sinal de interrupção em bruto a partir de um sequenciador
Amostra DMA
interrupção.
18 junho de 2014 1083
valor Descrição
Sequenciador de DMA
interrupção.

deve ser
3 mask3 RW 0 Máscara SS3 Interrupção
valor Descrição
0 O status da Amostra Sequencer 3 não afeta o status de
interrupção SS3.
1 O sinal de interrupção em bruto a partir de Sequencer
Amostra 3 (registo ADCRISINR3 bit) é enviado para o
2 MASK2 RW 0 Máscara SS2 Interrupção
valor Descrição
interrupção SS2.
Amostra 2 (registo ADCRISInR2 bit) é enviado para o
valor Descrição
interrupção SS1.
1 O sinal de interrupção em bruto a partir de um sequenciador
de amostra (registo ADCRISInR1 bit) é enviado para o
valor Descrição
interrupção SS0.
Amostra 0 (registo ADCRISINR0 bit) é enviado para o
1084 18 junho de
2014
™
Cadastre 4: ADC interrupção de estado e Clear (ADCISC), compensado

0x00C
Este registo fornece o mecanismo de compensação das condições de interrupção do sequenciador de
amostra e mostra o estado de interrupções geradas pelos sequenciadores de amostra e os
comparadores digitais que foram enviados para o controlador de interrupção. Ao ler, cada campo de
bit é a lógica AND do respectivoEM R e MASCARAR BITS. interrupções sequenciador amostra são
apagadas, escrevendo um 1 para o correspondente posição de bit. interrupções comparadores
digitais são apagadas, escrevendo um 1 para os bits apropriados no registo ADCDCISC. Se o
software é sondagem a ADCRIS em vez de interrupções de produção, a sequência de amostrasINRn
pedaços ainda são apuradas através do registo ADCISC, mesmo se o Pousada bit não está definido.
ADC interrupção de estado e Clear (ADCISC)

0x00C offset
Digite RW1C, redefinir 0x0000.0000
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado DCINSS3 DCINSS2 DCINSS1 DCINSS0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado DMAIN3 DMAIN2 DMAIN1 DMAIN0 reservado IN3 EM 2 EM 1 IN0
Tipo RO RO RO RO RW1C RW1C RW1C RW1C RO RO RO RO RW1C RW1C RW1C RW1C

Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabe
deve ser
19 DCINSS3 RO 0 Digital Comparador de interrupção de status na SS3
valor Descrição
0 Sem interrupção ocorreu ou a interrupção é mascarado.
1 tanto o INRDC bit no registo ADCRIS eo DCONSS3 bit no
registo ADCIM são definidos, proporcionando uma base de
interrupção de nível para o controlador de interrupção.
Este bit é apagado escrevendo um 1 a ela. Limpar este bit também

limpa o
INRDC bit na ADCRIS registo.
valor Descrição

limpa o
18 junho de 2014 1085
valor Descrição

limpa o
valor Descrição

limpa o
deve ser
11 DMAIN3 RW1C 0 SS3 DMA interrupção Estado e Clear
valor Descrição
1 tanto o DMAINR3 bit no registo ADCRIS eo DMAMASK3 bit no
Este bit é limpa por escrito uma 1. Clearing este bit também limpa o
DMAINR3 bit na ADCRIS registo.
valor Descrição
1086 18 junho de
2014
™
valor Descrição
valor Descrição
deve ser
3 IN3 RW1C 0 SS3 interrupção Estado e Clear
valor Descrição
1 tanto o INR3 bit no registo ADCRIS eo mask3 bit no registo
ADCIM são definidos, proporcionando uma base de
INR3 bit no registo ADCRIS.
2 EM 2 RW1C 0 SS2 interrupção Estado e Clear
valor Descrição
1 tanto o InR2 bit no registo ADCRIS eo MASK2 bit no registo
InR2 bit no registo ADCRIS.
18 junho de 2014 1087

1 EM 1 RW1C 0 SS1 interrupção Estado e Clear
valor Descrição
1 tanto o InR1 bit no registo ADCRIS eo MASK1 bit no registo
InR1 bit no registo ADCRIS.
0 IN0 RW1C 0 SS0 interrupção Estado e Clear
valor Descrição
1 tanto o INR0 bit no registo ADCRIS eo MASK0 bit no registo
INR0 bit no registo ADCRIS.
1088 18 junho de
2014
™
Cadastre 5: ADC Overflow Status (ADCOSTAT), offset 0x010

Este registo indica condições de estouro nas FIFOs amostra sequenciador. Uma vez que a
condição de estouro foi tratado pelo software, a condição pode ser apagado escrevendo um
1 para a posição correspondente bit.
Estado ADC Overflow (ADCOSTAT)

offset 0x010
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado OV3 OV2 OV1 OV0
Tipo RO RO RO RO RO RO RO RO RO RO RO RO RW1C RW1C RW1C RW1C

Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabel
Bit / Campo Nome Tipo ecer Descrição
31: 4 reservado RO 0x0000.000 Fornecer
deve ser
3 OV3 RW1C 0 SS3 FIFO Overflow
valor Descrição
0 O FIFO não transbordou.
1 O FIFO para amostra Sequencer 3 atingiu uma condição de
estouro, o que significa que o FIFO está cheia e uma gravação foi
solicitado. Quando um estouro é detectado, a gravação mais
recente é descartado.
Este bit é apagado escrevendo um 1.
valor Descrição
valor Descrição

18 junho de 2014 1089
valor Descrição
1090 18 junho de
2014
™
Cadastre 6: ADC Evento Multiplexer Select (ADCEMUX), offset 0x014

O ADCEMUX selecciona o evento (gatilho) que inicia a recolha de amostras para cada um
sequenciador de amostra. Cada um sequenciador de amostra pode ser configurado com uma
fonte de disparo único.
ADC Evento Multiplexer Select (ADCEMUX)

offset 0x014
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
EM3 EM2 EM1 EM0
Tipo RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
31:16 reservado RO 0x0000 Software não deve contar com o valor de um pouco reservado. Fornecer
deve ser preservada através de uma operação de leitura-
18 junho de 2014 1091

Bit / Restabelece
Campo Nome Tipo r Descrição
15:12 EM3 RW 0x0 SS3 Gatilho Select

Este campo selecciona a fonte de disparo para a Amostra 3
Sequencer.
As configurações válidas para este campo são:
Valor Evento
0x0 Processor (padrão)
O gatilho é iniciada ajustando o SSN bit na ADCPSSI
registo.
0x1 Comparador analógico 0
Este gatilho está configurado por o de controlo comparador
analógico
0 (ACCTL0) register (página 1665).
0x2 Um comparador analógico
analógico
0x3 Comparador analógico dois
analógico
0x4 Externo (GPIO pinos)
Este gatilho está ligado à interrupção para o GPIO
correspondente GPIO (ver “ADC Gatilho Fonte” na página
750).
0x5 Cronômetro
Além disso, o gatilho deve estar habilitado com o TnOTE
pouco
no registo GPTMCTL (página 986).
0x6 gerador PWM 0
O gatilho gerador PWM 0 pode ser configurado com o
PWM0 interrupção e Gatilho Ativar (PWM0INTEN) registo
(Página 1713).
0x7 gerador PWM 1
PWM1INTEN register (página 1713).
0x8 gerador PWM dois
0x9 gerador PWM 3
0xA-0xD reservados
Nunca Gatilho (Sem gatilhos são permitidos para digital
0xE ADC
interface)
0xF Sempre (continuamente amostra)
1092 18 junho de
2014
™
Bit / Restabelece
11: 8 EM2 RW 0x0 SS2 Gatilho Select

Sequencer.
Valor Evento
registo.
analógico
analógico
analógico
750).
0x5 Cronômetro
pouco
0x6 gerador PWM 0
(Página 1713).
0x7 gerador PWM 1
0x9 gerador PWM 3
0xA-0xD reservados
0xE ADC
interface)
18 junho de 2014 1093
Bit / Restabelece

Sequencer.
Valor Evento
registo.
analógico
analógico
analógico
750).
0x5 Cronômetro
pouco
0x6 gerador PWM 0
(Página 1713).
0x7 gerador PWM 1
0x9 gerador PWM 3
0xA-0xD reservados
0xE ADC
interface)
1094 18 junho de
2014
™
Bit / Restabelece

Sequenciador
Valor Evento
registo.
analógico
analógico
analógico
750).
0x5 Cronômetro
pouco
0x6 gerador PWM 0
(Página 1713).
0x7 gerador PWM 1
0x9 gerador PWM 3
0xA-0xD reservados
0xE ADC
interface)
18 junho de 2014 1095
Cadastre 7: ADC Underflow Status (ADCUSTAT), offset 0x018

Este registo indica as condições de estouro negativo nas FIFOs amostra sequenciador. A
condição underflow correspondente é apagado escrevendo um 1 para a posição pouco
relevante.
ADC Underflow Status (ADCUSTAT)

offset 0x018
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado UV3 UV2 UV1 UV0
Tipo RO RO RO RO RO RO RO RO RO RO RO RO RW1C RW1C RW1C RW1C

Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabel
deve ser
3 UV3 RW1C 0 SS3 FIFO Underflow

As configurações válidas para esse campo são mostrados abaixo. Este
bit é limpa
escrevendo um 1.
valor Descrição
0 O FIFO não underflowed.
1 O FIFO para o Sequencer Amostra atingiu uma condição
de estouro negativo, o que significa que o FIFO está
vazia e uma leitura foi solicitado. A leitura problemática
não se move os ponteiros FIFO, e 0s são retornados.

As configurações válidas são as mesmas que para o UV3campo. este
bit é apagada escrevendo um 1.


1096 18 junho de
2014
™
Cadastre 8: ADC Gatilho Source Select (ADCTSSEL), 0x01C compensado

Se um gerador PWM n é seleccionado como uma fonte de disparo através da EMncampo de bits
na ADC Evento Multiplexer Select (ADCEMUX) registo, o registo ADCTSSEL é programado para
identificar em qual instância módulo PWM o gerador criar o gatilho está localizado. O registo
redefine a 0x0000.0000, que seleciona módulo PWM 0 para todos os geradores. Note-se que
campoPS3 selecciona o módulo de PWM que mapeia para Gerador 3; PS2 seleciona o módulo
PWM que mapeia para Generator 2, e assim por diante.
ADC Gatilho Source Select (ADCTSSEL)

0x01C offset
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado PS3 reservado PS2 reservado
Tipo RO RO RW RW RO RO RO RO RO RO RW RW RO RO RO RO
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado PS1 reservado PS0 reservado
Tipo RO RO RW RW RO RO RO RO RO RO RW RW RO RO RO RO
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Bit / Restabelece
deve ser
29:28 PS3 RW 0x0 Generator 3 PWM módulo Gatilho Select

Este campo selecciona no qual o módulo de PWM o gatilho gerador 3
está localizado.
Valor Descrição
0x0 Use Gerador 3 (e o seu disparador) no módulo de PWM 0
0x1-0x3 reservados

deve ser
21:20 PS2 RW 0x0 Generator 2 PWM módulo Gatilho Select

Este campo selecciona no qual o módulo de PWM o gatilho Gerador
2é
localiza
do.
Valor Descrição
0x1-0x3 reservados

deve ser
18 junho de 2014 1097
Restabelece
13:12 PS1 RW 0x0 Gerador 1 PWM módulo Gatilho Select

Este campo selecciona no qual o módulo de PWM o gatilho é um
gerador
localiza
do.
Valor Descrição
0x0 Use Gerador 1 (e sua gatilho) no módulo de PWM 0
0x1-0x3 reservados

11: 6 reservado RO 0x0 Fornecer
deve ser
5: 4 PS0 RW 0x0 Generator 0 PWM módulo Gatilho Select

Este campo selecciona no qual o módulo Gerador de PWM a 0
gatilho está
localiza
do.
Valor Descrição
0x1-0x3 reservados

deve ser
1098 18 junho de
2014
™
Cadastre 9: ADC Sequencer Amostra Prioridade (ADCSSPRI), offset 0x020

Este registo define a prioridade para cada um dos sequenciadores de amostra. Fora de reset,
Sequencer 0 tem a maior prioridade, e Sequencer 3 tem a prioridade mais baixa. Ao reconfigurar
prioridades seqüência, cada seqüência deve ter uma prioridade exclusivo para o ADC para
operar corretamente.
ADC Sequencer Amostra Prioridade (ADCSSPRI)

offset 0x020
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado SS3 reservado SS2 reservado SS1 reservado SS0
Tipo RO RO RW RW RO RO RW RW RO RO RW RW RO RO RW RW
Restab
elecer 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0
Restabelece
31:14 reservado RO 0x0000.0 Software não deve contar com o valor de um pouco reservado. Fornecer
deve ser
13:12 SS3 RW 0x3 SS3 Prioridade

Este campo contém um valor binário codificado que especifica a
prioridade
codificação de Sequencer Amostra 3. Uma codificação de prioridade
de 0x0 é maior
e 0x3 é menor. As prioridades atribuídas aos sequenciadores deve
ser
mapeados exclusivamente. O ADC pode não funcionar
correctamente se dois ou mais
campos são iguais.
deve ser
9: 8 SS2 RW 0x2 SS2 Prioridade

prioridade
codificação de Sequencer Amostra 2. Uma codificação de prioridade
de 0x0 é maior
ser
campos são iguais.
deve ser

prioridade
codificação de Sequencer Amostra 1. Um codificação prioritária de
0x0 é maior
ser
campos são iguais.
deve ser
18 junho de 2014 1099


Este campo contém um valor binário-codificado que especifica a
codificação de prioridade de Sequencer Amostra 0. Uma codificação
de prioridade de 0x0 é mais alta e mais baixa é 0x3. As prioridades
atribuídas aos sequenciadores devem ser mapeados de forma
exclusiva. O ADC pode não funcionar corretamente se dois ou mais
campos são iguais.
1100 18 junho de
2014
™
Registar-se 10: ADC Amostra de controlo de fase (ADCSPC), offset 0x024

O ADC Amostra de controlo de fase (ADCSPC) registo é usado para inserir um atraso no módulo
ADC amostragem. Este recurso pode ser usado com oSYNCWAIT e gsyncbit no registo
ADCPSSI para proporcionar amostragem simultânea de dois sinais diferentes por dois módulos
ADC diferentes ou amostragem enviesada de dois módulos de ADC para aumentar a taxa de
amostragem eficaz. Para a amostragem em simultâneo, aESTÁGIO campo de cada módulo
ADC deve ser o mesmo ea amostra e mantenha vezes (TSHn) para o combinando passos de
exemplo de cada ADC deve ser o mesmo. Por exemplo, tanto ADC0 e ADC1 iria programar
FASE = 0x0 no registo ADCSPC e pode tanto ter a seguinte configuração para o seu registro
ADCSSTSH0:
■ TSH7= 0x4
■ TSH6= 0x2
■ TSH5= 0x2
■ TSH4= 0x8
■ TSH3= 0x6
■ TSH2= 0x2
■ TSH1= 0x4
■ TSH0= 0x2
Para amostragem distorcida com um atraso de fase consistente, a TSHncampo no registo

ADCSSTSHn deve ser o mesmo para todas as etapas de amostragem de um ADC e para ambos
os módulos ADC. O lag desejada pode ser calculada pela soma do tempo de amostragem e
retenção (TSHn) Para o tempo de conversão doze relógio para determinar o número total de
relógios em um período de amostra. Por exemplo, para criar uma diferença de fase 180,0 °,
oESTÁGIO da ADC atraso é calculado como:
FASE = (TSHn+ 12) / 2, onde é TSHn em ADC_Clocks
Para situações em que um atraso de fase previsível não é necessária, amostragem e retenção
vezes (TSHn) de módulos ADC pode variar.
Nota: Cuidados devem ser tomados quando o ESTÁGIO campo é diferente de zero, como o
atraso resultante na amostragem o AINxde entrada pode resultar em consequências
indesejáveis do sistema. O tempo de ADC gatilho para amostra é aumentado e poderia
fazer o tempo de resposta mais longo do que o previsto. A latência acrescentado poderia
ter ramificações no projeto do sistema. Designers devem considerar cuidadosamente o
impacto deste atraso.
18 junho de 2014 1101

ADC Amostra de controlo de fase (ADCSPC)

offset 0x024
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado ESTÁGIO
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabelece
0x0000.000 Software não deve contar com o valor de um pouco reservado.
31: 4 reservado RO Fornecer
deve ser
3: 0 ESTÁGIO RW 0x0 Atraso de fase

Este campo seleciona o atraso de fase de amostra a partir do tempo
de amostragem padrão.
Valor Descrição
0x0 As amostras ADC São concorrentes.
0x1 A amostra ADC fica por 1 relógio ADC
0x2 A amostra de ADC fica por 2 relógios ADC
0x3 A amostra de ADC fica por 3 relógios ADC
0x4 A amostra de ADC fica por 4 relógios
0x5 A amostra ADC fica por 5 relógios
0x9 A amostra ADC fica por 9 relógios
0xA A amostra ADC fica por 10 relógios
0xB A amostra ADC fica por 11 relógios
0xC A amostra ADC fica por 12 relógios
0xD A amostra fica por ADC 13 relógios
0xE A amostra fica por ADC 14 relógios
0xF A amostra ADC fica por 15 relógios
1102 18 junho de
2014
™
Cadastre 11: ADC Sequence Processador de Amostras Iniciar (ADCPSSI),

offset 0x028
Este registo fornece um mecanismo para o software de aplicação para iniciar a amostragem na
sequenciadores de amostra. sequências de amostras pode ser iniciado individualmente ou em
qualquer combinação. Quando várias seqüências são acionados simultaneamente, as
codificações prioritárias em ADCSSPRI ditar a ordem de execução.
Este registo também fornece um meio para configurar e, em seguida, iniciar a amostragem em
simultâneo em todos os módulos ADC. Para fazer isso, o primeiro módulo ADC deve ser
configurado. O registo ADCPSSI para esse módulo deve, então, ser escrito. O apropriadoSS os
bits deve ser definido juntamente com o SYNCWAITpouco. Os módulos adicionais ADC deve
então ser configurado seguindo o mesmo procedimento. Uma vez que o módulo ADC final é
configurado, o seu registo ADCPSSI deve ser escrita com o adequadoSS conjunto de bits
juntamente com o gsyncpouco. Todos os módulos ADC então começar a amostragem em
simultâneo de acordo com sua configuração.
ADC Processador de Amostras Sequência Iniciado (ADCPSSI)

offset 0x028
Digite RW, redefinir -
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
gsync reservado SYNCWAIT reservado
Tipo RW RO RO RO RW RO RO RO RO RO RO RO RO RO RO RO
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado SS3 SS2 SS1 SS0
Tipo RO RO RO RO RO RO RO RO RO RO RO RO WO WO WO WO
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 - - - -
31 gsync RW 0 global de Sincronização
valor Descrição
0 Este bit é limpa uma vez amostragem foi iniciada.
1 Este bit inicia amostragem em múltiplos módulos ADC, ao
mesmo tempo. Qualquer módulo ADC que foi inicializado,
definindo umSSN bit eo SYNCWAIT bit inicia a amostragem
uma vez que este bit é escrito.

deve ser
27 SYNCWAIT RW 0 sincronizar Espere
valor Descrição
0 A recolha começa quando uma sequência de amostra tenha
sido iniciado.
1 Este bit permite que as sequências de amostras a ser
iniciado, mas atrasos de amostragem até o gsync bit é
definido.

deve ser
18 junho de 2014 1103

3 SS3 WO - SS3 Iniciado
valor Descrição
0 Sem efeito.
1 Comece amostragem em Sequencer Amostra 3, se o
sequenciador está habilitado no registo ADCACTSS.
Apenas uma gravação por software é válido; uma leitura desse

registro não retorna nenhum
dados significativos.
valor Descrição
0 Sem efeito.

valor Descrição
0 Sem efeito.

valor Descrição
0 Sem efeito.

1104 18 junho de
2014
™
Registar-se 12: ADC Amostra Média Controlo (ADCSAC), offset 0x030

Este registo controla a quantidade de hardware cálculo da média aplicada aos resultados de
conversão. O resultado final de conversão armazenadas na memória FIFO é feita a média a
AVG
partir de dois ADC amostras consecutivas no ADC velocidade especificada. Se o AVG é 0, a
amostra é passada directamente através sem qualquer cálculo da média. Se o AVG = 6, em
seguida, 64 amostras ADC consecutivos são calculados para gerar um resultado na FIFO
sequenciador. Um AVG = 7 fornece resultados imprevisíveis.
ADC Controlo Média Amostra (ADCSAC)

offset 0x030
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado AVG
Tipo RO RO RO RO RO RO RO RO RO RO RO RO RO RW RW RW
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabel
deve ser
2: 0 AVG RW 0x0 Controlo Média hardware

Especifica a quantidade de média hardware que irá ser aplicada a ADC
amostras. oAVG campo pode ser qualquer valor entre 0 e 6. Introduzir
um
valor de 7 cria resultados imprevisíveis.
valor Descrição
0x0No oversampling hardware
0x12x oversampling hardware
0x7reserved
18 junho de 2014 1105
Cadastre 13: ADC Digital Comparador de interrupção de estado e Clear

(ADCDCISC), offset 0x034
Este registo fornece o status e reconhecimento de interrupções comparadores digitais. Um
bit é fornecido para cada comparador.
ADC Digital Comparador de interrupção de estado e Clear (ADCDCISC)

offset 0x034
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado DCINT7 DCINT6 DCINT5 DCINT4 DCINT3 DCINT2 DCINT1 DCINT0
Tipo RO RO RO RO RO RO RO RO RW1C RW1C RW1C RW1C RW1C RW1C RW1C RW1C

Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabel
deve ser
7 DCINT7 RW1C 0 Comparador Digital 7 Status de Interrupção e Clear
Valor Descrição
0 Sem interrupção.
1 Digital Comparador 7 gerou uma interrupção.
valor Descrição
valor Descrição
1106 18 junho de
2014
™
valor Descrição
3 DCINT3 RW1C 0 Comparador Digital 3 Interrupção Estado e Clear
valor Descrição
valor Descrição
valor Descrição
valor Descrição
18 junho de 2014 1107

Cadastre 14: Controle ADC (ADCCTL), offset 0x038

Este registo configura a referência de tensão. As referências de tensão para a conversão pode serVREFA +
e GNDA ou VDDA e GNDA. Note-se que os valores definidos neste registo se aplicam a todos os módulos
ADC, não é possível fixar um módulo de usar referências internas e outro a usar referências externas.
Controlo ADC (ADCCTL)

offset 0x038
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado VREF
Tipo RO RO RO RO RO RO RO RO RO RO RO RO RO RO RO RW
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabel
deve ser
0 VREF RW 0x0 Tensão Select Reference
Valor Descrição
VDDA e GNDA são as referências de tensão para todos os
0x0 módulos ADC.
0x1 o externa VREFA + e GNDA são as referências de tensão para
todos os módulos ADC.
1108 18 junho de
2014
™
Cadastre 15: ADC entrada Sequence Amostra Multiplexer Selecionar 0

(ADCSSMUX0), offset 0x040
Este registo, junto com o registo ADCSSEMUX0, define a configuração de entrada analógico
para cada amostra em uma sequência executado com sequenciador Amostra 0. Se o
correspondente EMUXn bit no registo ADCSSEMUX0 estiver definido, o MUXn campo neste
registo selecionaAIN [19:16]. Quando o correspondenteEMUXn bit é claro, o MUXn campo
seleciona a partir de AIN [15: 0]. Este registo é de 32 bits de largura e que contém
informações para oito amostras possíveis.
Nota: canais AIN [31:20]Não existe neste microcontrolador. ConfigurandoMUXn para ser
0xC-0xF quando o correspondente EMUXn bit é definido resulta em um comportamento
indefinido.
ADC entrada Sequence Amostra Multiplexer Selecionar 0 (ADCSSMUX0)

offset 0x040
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
MUX7 MUX6 MUX5 MUX4
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
MUX3 MUX2 MUX1 MUX0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
31:28 MUX7 RW 0x0 8ª entrada Amostra Selecione

o MUX7campo é utilizado durante o oitavo exemplo de uma sequência
executado com o sequenciador de amostra. Ele especifica qual das
entradas analógicas é amostrado para a conversão analógico-para-
digital. O valor definido aqui indica o pino correspondente, por
exemplo, um valor de 0x1 quandoEMUX7 é claro indica a entrada está
AIN1. Um valor de 0x1 quandoEMUX7 é definido indica a entrada
está AIN17.
Se a amostragem diferencial é activado (o D7 bit no registo
ADCSSCTL0 é definido), este campo deve ser ajustada com o
número par de "i", em que as entradas são emparelhados "2i e 2i +
1".

o MUX6 campo é utilizado durante o sétimo exemplo de uma
sequência
executado com o sequenciador amostra. Ele especifica que do
análogo
entradas é amostrado para a conversão analógico-para-digital.

o MUX5campo é utilizado durante o sexto exemplo de uma sequência
executado com o sequenciador de amostra. Ele especifica qual das
entradas analógicas é amostrado para a conversão analógico-para-
digital.
19:16 MUX4 RW 0x0 5 Input Amostra Selecione

o MUX4campo é utilizado durante o quinto exemplo de uma
sequência executado com o sequenciador de amostra. Ele especifica
qual das entradas analógicas é amostrado para a conversão
analógico-para-digital.
18 junho de 2014 1109
Restabelece
15:12 MUX3 RW 0x0 4 Entrada Amostra Selecione

o MUX3 campo é utilizado durante o quarto exemplo de uma sequência
executado
com o sequenciador amostra. Ele especifica qual das entradas
analógicas é
amostrado para a conversão analógico-para-digital.
11: 8 MUX2 RW 0x0 3ª entrada Amostra Selecione

o MUX2 campo é utilizado durante o terceiro exemplo de uma
sequência executado
analógicas é
7: 4 MUX1 RW 0x0 2 Input Amostra Selecione

o MUX1 campo é usado durante a segunda amostra de uma
sequência
executado com o sequenciador amostra. Ele especifica que do
análogo
entradas é amostrado para a conversão analógico-para-digital.

o MUX0 campo é usado durante a primeira amostra de uma sequência
executado
analógicas é
1110 18 junho de
2014
™
Registador 16: Sequência de Controlo ADC Amostra 0 (ADCSSCTL0), offset

0x044
Este registo contém a informação de configuração para cada amostra para uma sequência
executada com um sequenciador de amostra. Ao configurar uma sequência de amostras,
oFIMbit deve ser definido para a amostra final, seja ele após a primeira amostra, oitavo amostra,
ou qualquer amostra no meio. Este registo é de 32 bits de largura e que contém informações
para oito amostras possíveis.
Sequência de Controlo ADC Amostra 0 (ADCSSCTL0)

offset 0x044
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
TS7 IE7 END7 D7 TS6 IE6 END6 D6 TS5 IE5 END5 D5 TS4 IE4 END4 D4
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
TS3 IE3 END3 D3 TS2 IE2 END2 D2 TS1 IE1 END1 D1 TS0 ie0 END0 D0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
31 TS7 RW 0 8ª Amostra Temp Sensor Selecção
valor Descrição
0 O pino de entrada especificado pelo registo ADCSSMUXn
é lida durante o oitavo amostra da sequência da amostra.
1 O sensor de temperatura é lido durante a oitava amostra da
sequência da amostra.
30 IE7 RW 0 8ª Amostra de interrupção Ativar
valor Descrição
0 A interrupção crua não é afirmado para o controlador de
interrupção.
1 O sinal de interrupção em bruto (INR0bit) é afirmado no final de
conversão a oitava da amostra. Se oMASK0 bit no registo ADCIM
está definido, a interrupção é promovido para o controlador de
interrupção.
É legal ter várias amostras dentro de uma seqüência de gerar

interrupções.
29 END7 RW 0 8 A amostra é Fim da Sequência
valor Descrição
0 Uma outra amostra da sequência é a amostra final.
1O oitavo amostra é a última amostra da sequência.
É possível terminar a sequência em qualquer posição da amostra.

Software deve definir umENDnpouco algures dentro da sequência.
Amostras definido após a amostra contendo um conjuntoENDn bits
não são solicitados para a conversão, mesmo que os campos podem
ser não-zero.
18 junho de 2014 1111
28 D7 RW 0 8ª Amostra de entrada diferencial Selecione
valor Descrição
0 As entradas analógicas não são diferencialmente amostrados.
1 A entrada analógica é diferencialmente amostrados. A
mordidela ADCSSMUXn correspondente deve ser definido
como o número par de "i", em que as entradas são
emparelhados "2i e 2i + 1".
Uma vez que o sensor de temperatura não tem uma opção

diferencial,
este bit não deve ser definido quando o TS7 bit é definido.
valor Descrição
é lida durante o sétimo amostra da sequência da amostra.
1 O sensor de temperatura é lido durante a sétima amostra da
valor Descrição
interrupção.
conversão do sétimo amostra. Se oMASK0 bit no registo ADCIM
interrupção.

interrupções.
25 END6 RW 0 7 Amostra é Fim da Sequência
valor Descrição
1 A sétima amostra é a última amostra da sequência.

ser não-zero.
valor Descrição

diferencial,
1112 18 junho de
2014
™
valor Descrição
é lida durante o sexto amostra da sequência da amostra.
1 O sensor de temperatura é lido durante a sexta amostra da
valor Descrição
interrupção.
conversão do sexto exemplo. Se oMASK0 bit no registo ADCIM
interrupção.

interrupções.
valor Descrição
1O sexta amostra é a última amostra da sequência.

ser não-zero.
valor Descrição

diferencial,
19 TS4 RW 0 5 Amostra Temp Sensor Selecção
valor Descrição
é lido durante a quinta amostra da sequência da amostra.
1 O sensor de temperatura é lido durante a quinta amostra da
18 junho de 2014 1113
18 IE4 RW 0 5 Amostra de interrupção Ativar
valor Descrição
interrupção.
1 O sinal de interrupção em bruto (INR0bit) é afirmado no final da
conversão da quinta amostra. Se oMASK0 bit no registo ADCIM
interrupção.

interrupções.
valor Descrição
1O quinta amostra é a última amostra da sequência.

ser não-zero.
16 D4 RW 0 5 Amostra de entrada diferencial Selecione
valor Descrição

diferencial,
valor Descrição
é lido durante a quarta amostra da sequência da amostra.
1 O sensor de temperatura é lido durante a quarta amostra da
valor Descrição
interrupção.
conversão da quarta amostra. Se oMASK0 bit no registo ADCIM
interrupção.

interrupções.
1114 18 junho de
2014
™
valor Descrição
1O quarta amostra é a última amostra da sequência.

ser não-zero.
valor Descrição

diferencial,
valor Descrição
é lido durante a terceira amostra da sequência da amostra.
1 O sensor de temperatura é lido durante a terceira amostra da
valor Descrição
interrupção.
conversão da terceira amostra. Se oMASK0 bit no registo ADCIM
interrupção.

interrupções.
valor Descrição
1A terceira amostra é a última amostra da sequência.

ser não-zero.
18 junho de 2014 1115
valor Descrição

diferencial,
valor Descrição
é lido durante a segunda amostra da sequência da
amostra.
1 O sensor de temperatura é lido durante a segunda amostra
da sequência da amostra.
valor Descrição
interrupção.
conversão da segunda amostra. Se oMASK0 bit no registo ADCIM
interrupção.

interrupções.
valor Descrição
1 A segunda amostra é a última amostra da sequência.

ser não-zero.
valor Descrição

diferencial,
1116 18 junho de
2014
™
valor Descrição
é lido durante a primeira amostra da sequência da amostra.
1 O sensor de temperatura é lido durante a primeira amostra
2 ie0 RW 0 1ª Amostra de interrupção Ativar
valor Descrição
interrupção.
conversão da primeira amostra. Se oMASK0 bit no registo ADCIM
interrupção.

interrupções.
valor Descrição
1O primeira amostra é a última amostra da sequência.

ser não-zero.
valor Descrição

diferencial,
18 junho de 2014 1117
Registar-se 17: ADC resultado sequência de amostras de FIFO 0 (ADCSSFIFO0),

offset 0x048
Registar-se 18: ADC resultado sequência de amostras de uma FIFO (ADCSSFIFO1),
offset 0x068
Registar-se 19: ADC resultado sequência de amostras de FIFO 2 (ADCSSFIFO2),
offset 0x088
Registar-se 20: Resultado ADC Amostra Sequência FIFO 3
(ADCSSFIFO3), offset 0x0A8
Importante: Este registo é de leitura sensível. Ver a descrição registo para mais detalhes.
Este registo contém os resultados de conversão para as amostras recolhidas com o

sequenciador de amostra (o registo ADCSSFIFO0 é usado para a Amostra Sequencer 0,
ADCSSFIFO1 para Sequencer 1, ADCSSFIFO2 para Sequencer 2, e ADCSSFIFO3 para
Sequencer 3). Lê deste registo de dados de retorno resultado da conversão na amostra de
ordem 0, a amostra 1, e assim por diante, até que a memória FIFO estiver vazia. Se o FIFO não
é devidamente tratado pelo software, estouro e condições de underflow são registrados nas
ADCOSTAT e ADCUSTAT registros.
ADC Amostra Resultado da Sequência n FIFO (ADCSSFIFOn)

offset 0x048
Digite RO, redefinir -
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado DADOS
Restab
elecer 0 0 0 0 - - - - - - - - - - - -
Restabelece
deve ser
11: 0 DADOS RO - Resultado de conversão de dados

1118 18 junho de
2014
™
Registar-se 21: Sequência ADC Amostra FIFO 0 Estado (ADCSSFSTAT0),

0x04C compensar
Registar-se 22: Sequência ADC Amostra FIFO um estado
(ADCSSFSTAT1), 0x06C compensar
Registar-se 23: Sequência ADC Amostra FIFO 2 Estado (ADCSSFSTAT2),
0x08C compensar
Registo 24: Sequência ADC Amostra FIFO 3 Estado (ADCSSFSTAT3),
offset 0x0AC
Este registo fornece uma janela para o sequenciador de exemplo, fornecendo informações cheio
/ vazio estatuto, bem como as posições dos ponteiros de cabeça e cauda. O valor de reposição
de 0x100 indica uma FIFO vazia com os indicadores de topo e de cauda ambos apontando para
indexar 0. O registo ADCSSFSTAT0 fornece o estado em FIFO0, que tem 8 entradas;
ADCSSFSTAT1 em FIFO1, que tem 4 entradas; ADCSSFSTAT2 em FIFO2, que tem 4 entradas;
e ADCSSFSTAT3 em FIFO3 que tem uma única entrada.
ADC Amostra FIFO Sequência n Estado (ADCSSFSTATn)

0x04C offset
Digite RO, redefinir 0x0000.0100
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
ESVAZIA
reservado CHEIO reservado R HPTR TPTR
Restab
elecer 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0
Restabelece
deve ser
12 CHEIO RO 0 FIFO completa
valor Descrição
0 O FIFO não está completo.
1O FIFO é atualmente completo.

deve ser
8 ESVAZIAR RO 1 FIFO vazia
valor Descrição
0 A FIFO não está vazio.
1A FIFO está vazio.
18 junho de 2014 1119
Bit / Restabelece
7: 4 HPTR RO 0x0 FIFO Chefe Pointer

Este campo contém o atual "cabeça" índice de ponteiro para o FIFO,
ou seja,
a próxima entrada a ser escrito.
Os valores válidos são 0x0-0x7 para FIFO0; 0x0-0x3 para FIFO1 e
FIFO2; e
0x0 para FIFO3.
3: 0 TPTR RO 0x0 Ponteiro da cauda FIFO

Este campo contém a "cauda" índice atual do ponteiro para o FIFO,
ou seja,
a próxima entrada a ser lido.
Os valores válidos são 0x0-0x7 para FIFO0; 0x0-0x3 para FIFO1 e
FIFO2; e 0x0 para FIFO3.
1120 18 junho de
2014
™
Registar-se 25: ADC sequência de amostras de 0 Operação (ADCSSOP0),

offset 0x050
Este registo determina se a amostra a partir da conversão dada na Amostra Sequência 0 é
guardada na sequência de amostras de FIFO0 ou enviado para a unidade comparador digital.
ADC Amostra Sequência 0 Operação (ADCSSOP0)

offset 0x050
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado S7DCOP reservado S6DCOP reservado S5DCOP reservado S4DCOP
Tipo RO RO RO RW RO RO RO RW RO RO RO RW RO RO RO RW
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabe
deve ser
28 S7DCOP RW 0 Amostra 7 Operação Comparador Digital
valor Descrição
0 O oitavo amostra é guardada na sequência de amostras de
FIFO0.
1 O oitavo amostra é enviada para a unidade de comparação
digital especificado pela S7DCSEL bit na ADCSSDC0
registrar, eo valor não é escrito para o FIFO.

deve ser

Mesma definição que S7DCOP mas utilizada durante o sétimo
exemplo.
deve ser
20 S5DCOP RW 0 Amostra 5 Digital Operação Comparador

Mesma definição que S7DCOP mas utilizada durante a sexta amostra.
deve ser

Mesma definição que S7DCOP mas utilizada durante a quinta
amostra.
deve ser
18 junho de 2014 1121

Restabe

Mesma definição que S7DCOP mas utilizada durante a quarta
amostra.
deve ser

Mesma definição que S7DCOP mas utilizada durante a terceira
amostra.
deve ser

Mesma definição que S7DCOP mas usado durante a segunda
amostra.
deve ser

Mesma definição que S7DCOP mas utilizada durante a primeira
amostra.
1122 18 junho de
2014
™
Cadastre 26: ADC Sequence Amostra 0 Digital Comparador Select

(ADCSSDC0), offset 0x054
Este registo determina qual o comparador digital recebe a amostra a partir da conversão dada
na Amostra Sequência 0, se o correspondente SnDCOP bit no registo ADCSSOP0 está definido.
ADC Amostra Sequência de 0 Digital Comparador Select (ADCSSDC0)

offset 0x054
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
S7DCSEL S6DCSEL S5DCSEL S4DCSEL
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Bit / Restabelece
31:28 S7DCSEL RW 0x0 Amostra 7 Digital Comparador Select

Quando o S7DCOP bit no registo ADCSSOP0 está definido, este
campo
indica que unidade comparador digital (e o seu conjunto associado de
controle
registos) recebe o oitavo exemplo de Amostra Sequencer 0.
Nota: Os valores não listados são reservados.
Valor Descrição
Unidade de comparação Digital 0 (ADCDCCMP0 e
0x0 ADCDCCTL0)
0x1 ADCDCCTL1)
0x2 ADCDCCTL2)
0x3 ADCDCCTL3)
Digital Comparador Unidade 4 (ADCDCCMP4 e
0x4 ADCDCCTL4)
0x5 ADCDCCTL5)
0x6 ADCDCCTL6)
0x7 ADCDCCTL7)

Este campo tem as mesmas codificações como S7DCSEL mas é
utilizado durante o
sétima amostra.

utilizado durante o
sexta amostra.

utilizado durante o
quinta amostra.

utilizado durante o
quarta amostra.
18 junho de 2014 1123

Restabelece
11: 8 S2DCSEL RW 0x0 Amostra 2 Digital Comparador Select

utilizado durante o
terceira amostra.

utilizado durante o
segunda amostra.

utilizado durante o
primeira amostra.
1124 18 junho de
2014
™
Cadastre 27: ADC Amostra sequência de entrada Extensão Multiplexer

Selecionar 0 (ADCSSEMUX0), offset 0x058
Este registo, junto com o registo ADCSSMUX0, define a configuração de entrada analógico para
cada amostra em uma sequência executado com sequenciador Amostra 0. Se um bit no
presente registo é definido, o que corresponde MUXn campo no registo ADCSSMUX0 seleciona a
partir de AIN [19:16]. Quando um pouco neste registo é claro, o correspondenteMUXn campo
seleciona a partir de AIN [15: 0]. Este registo é de 32 bits de largura e que contém
informações para oito amostras possíveis.
Note-se que este registo não é usado quando a designação canal diferencial é usado (o Dn bit é
definido no registo ADCSSCTL0) porque o registo ADCSSMUX0 pode selecionar todos os pares
disponíveis.
Sequence ADC Amostra Extensão Input Multiplexer Selecionar 0 (ADCSSEMUX0)

offset 0x058
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado EMUX7 reservado EMUX6 reservado EMUX5 reservado EMUX4
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabelece
deve ser
28 EMUX7 RW 0x0 8ª entrada Sample Select (Bit Superior)

o EMUX7 campo é utilizado durante o oitavo exemplo de uma
sequência
executado com o sequenciador amostra.
valor Descrição
0 A entrada de amostra oitavo é seleccionado a partir de AIN
[15: 0]usando o registo ADCSSMUX0. Por exemplo, se
oMUX7 campo é 0x0,AIN0 é selecionado.
1 A entrada de amostra oitavo é seleccionado a partir de AIN
[19:16]usando o registo ADCSSMUX0. Por exemplo, se
oMUX7 campo é 0x0, AIN16 é selecionado.

deve ser

o EMUX6 campo é utilizado durante o sétimo exemplo de uma
sequência
executado com o sequenciador amostra. Este pouco tem a mesma
descrição
Como EMUX7.
deve ser
18 junho de 2014 1125

Restabelece

o EMUX5 campo é utilizado durante o sexto exemplo de uma sequência
executado
com o sequenciador amostra. Este pouco tem a mesma
descriçãoEMUX7.
deve ser
16 EMUX4 RW 0x0 5 Input Sample Select (Bit Superior)

o EMUX4 campo é utilizado durante o quinto exemplo de uma sequência
executado
descriçãoEMUX7.
deve ser
12 EMUX3 RW 0x0 4 Entrada Sample Select (Bit Superior)

o EMUX3 campo é utilizado durante o quarto exemplo de uma sequência
executado
descriçãoEMUX7.
deve ser

o EMUX2 campo é utilizado durante o terceiro exemplo de uma
descriçãoEMUX7.
deve ser

o EMUX1 campo é usado durante a segunda amostra de uma
sequência
descrição
Como EMUX7.
deve ser

o EMUX0 campo é usado durante a primeira amostra de uma sequência
executado
descriçãoEMUX7.
1126 18 junho de
2014
™
Cadastre 28: ADC Amostra Sequência de 0 Sample and Hold Time

(ADCSSTSH0), 0x05C compensado
Este registro controla o tamanho período de amostra para cada amostra de sequenciador 0.
Cada amostra e mantenha período de seleção especifica o tempo alocado para a amostra e
mantenha circuito como mostrado pelas codificações na Tabela 15-3 na página 1058.
Nota: Se a amostragem do sensor de temperatura interna, a amostragem e retenção largura
deveria ser pelo menos 16 relógios ADC (TSHn = 0x4).

NSH
TSHn Encoding
0x0 4
reservad
0x1 o
0x2 8
reservad
0x3 o
0x4 16
reservad
0x5 o
0x6 32
reservad
0x7 o
0x8 64
reservad
0x9 o
0xA 128
reservad
0xB o
0xC 256
reservad
0xD-0xF o
ADC Amostra Sequência de 0 Sample and Hold Time (ADCSSTSH0)

0x05C offset
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
TSH7 TSH6 TSH5 TSH4
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
TSH3 TSH2 TSH1 TSH0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Bit / Restabelece
31:28 TSH7 RW 0x0 8ª Sample and Hold Período Select

o TSH7 campo é utilizado durante o oitavo exemplo de uma sequência
executado
com o sequenciador amostra.

o TSH6 campo é utilizado durante o sétimo exemplo de uma
sequência
18 junho de 2014 1127
Restabelece

O campo TSH5 é utilizado durante o sexto exemplo de uma sequência
executado
19:16 TSH4 RW 0x0 5 Sample and Hold Período Select

o TSH4 campo é utilizado durante o quinto exemplo de uma sequência
executado

o TSH3 campo é utilizado durante o quarto exemplo de uma sequência
executado
11: 8 TSH2 RW 0x0 3ª Sample and Hold Período Select

o TSH2 campo é utilizado durante o terceiro exemplo de uma
7: 4 TSH1 RW 0x0 2º Sample and Hold Período Select

o TSH1 campo é usado durante a segunda amostra de uma
sequência

o TSH0 campo é usado durante a primeira amostra de uma sequência
executado
1128 18 junho de
2014
microcontrolador
Cadastre 29: ADC entrada Sequence Amostra Multiplexer Select 1

Este registo, juntamente com o ADCSSEMUX1 ou ADCSSEMUX2 registo, define a configuração de
entrada analógico para cada amostra em uma sequência executado com Amostra Sequencer 1 ou 2.
Se o correspondente EMUXn bit na ADCSSEMUX1 ou ADCSSEMUX2 registo estiver definido, o MUXn
campo neste registo seleciona AIN [19:16]. Quando o correspondenteEMUXn bit é claro, o MUXn
campo seleciona a partir de AIN [15: 0]. Estes registos são de 16 bits de largura e contêm
informações para quatro amostras possíveis. Veja o registo ADCSSMUX0 na página 1109 para
descrições detalhadas bit. O registo ADCSSMUX1 afecta Sequencer Amostra 1 e o registo
ADCSSMUX2 afecta Amostra 2 Sequencer.
Nota: canais AIN [31:20]Não existe neste microcontrolador. ConfigurandoMUXn para ser
0xC-0xF quando o correspondente EMUXn bit é definido resulta em um comportamento
indefinido.
ADC entrada Sequence Amostra Multiplexer Select n (ADCSSMUXn)

offset 0x060
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
MUX3 MUX2 MUX1 MUX0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabe
deve ser
15:12 MUX3 RW 0x0 4 Entrada Amostra Selecione
7: 4 MUX1 RW 0x0 2 Input Amostra Selecione

18 junho de 2014 1129
Registar-se 31: Sequência de Controlo ADC Amostra 1 (ADCSSCTL1),

offset 0x064
offset 0x084
Estes registos conter a informação de configuração para cada amostra para uma sequência
executado com Amostra Sequencer 1 ou 2. Quando a configuração de uma sequência de
amostras, o FIMbit deve ser ajustado para a amostra final, quer seja depois de a primeira
amostra, quarta amostra, ou uma amostra que entre. Estes registos são 16-bits de largura e
contêm informações para quatro amostras possíveis. Veja o registo ADCSSCTL0 na página
1111 para descrições detalhadas bit. O registo ADCSSCTL1 configura Sequencer Amostra 1 e o
registo ADCSSCTL2 configura Amostra 2 Sequencer.
ADC amostra de controlo sequência N (ADCSSCTLn)

offset 0x064
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
TS3 IE3 END3 D3 TS2 IE2 END2 D2 TS1 IE1 END1 D1 TS0 ie0 END0 D0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabe
deve ser
valor Descrição
é lido durante a quarta amostra da sequência da amostra.
1 O sensor de temperatura é lido durante a quarta amostra da
valor Descrição
interrupção.
conversão da quarta amostra. Se oMASK0 bit no registo ADCIM
interrupção.

interrupções.
1130 18 junho de
2014
™
valor Descrição
1O quarta amostra é a última amostra da sequência.

ser não-zero.
valor Descrição

diferencial,
valor Descrição
é lido durante a terceira amostra da sequência da amostra.
1 O sensor de temperatura é lido durante a terceira amostra da
valor Descrição
interrupção.
conversão da terceira amostra. Se oMASK0 bit no registo ADCIM
interrupção.

interrupções.
valor Descrição
1A terceira amostra é a última amostra da sequência.

ser não-zero.
18 junho de 2014 1131
valor Descrição

diferencial,
valor Descrição
é lido durante a segunda amostra da sequência da
amostra.
1 O sensor de temperatura é lido durante a segunda amostra
valor Descrição
interrupção.
conversão da segunda amostra. Se oMASK0 bit no registo ADCIM
interrupção.

interrupções.
valor Descrição
1 A segunda amostra é a última amostra da sequência.

ser não-zero.
valor Descrição

diferencial,
1132 18 junho de
2014
™
valor Descrição
2 ie0 RW 0 1ª Amostra de interrupção Ativar
valor Descrição
interrupção.
conversão da primeira amostra. Se oMASK0 bit no registo ADCIM
interrupção.

interrupções.
valor Descrição
1O primeira amostra é a última amostra da sequência.

ser não-zero.
valor Descrição

diferencial,
18 junho de 2014 1133
Registar-se 33: ADC sequência de amostras de uma Operação

(ADCSSOP1), offset 0x070
offset 0x090
Este registo determina se a amostra a partir da conversão dada na sequência de amostras n é
guardada na sequência de amostras n FIFO ou enviado para a unidade comparador digital. O
sequenciador controlos ADCSSOP1 de registo da amostra 1 e o registo de controlos ADCSSOP2
Amostra 2 Sequencer.
ADC sequência de amostras de n funcionamento (ADCSSOPn)

offset 0x070
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabelece
deve ser
valor Descrição
0 A quarta amostra é guardada na sequência de amostras de
FIFOn.
1 A quarta amostra é enviada para a unidade de comparação
digital especificado pela S3DCSEL bit na ADCSSDC0n
registrar, eo valor não é escrito para o FIFO.

deve ser

Mesma definição que S3DCOP mas utilizada durante a terceira
amostra.
deve ser

Mesma definição que S3DCOP mas usado durante a segunda
amostra.
deve ser
Mesma definição que S3DCOP mas utilizada durante a primeira
amostra.
1134 18 junho de
2014
™

Estes registos determinar qual comparador digital recebe a amostra a partir da conversão dada
na sequência de amostras n se o correspondente SnDCOPbit no registo ADCSSOPn está
definido. O registo ADCSSDC1 controla a selecção para a Amostra 1 Sequencer e o registo
ADCSSDC2 controla a selecção para a Amostra 2 Sequencer.
ADC Sequence Amostra n Digital Comparador Select (ADCSSDCn)

offset 0x074
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabe
deve ser

Quando o S3DCOP bit no registo ADCSSOPn está definido, este
campo
controle
registos) recebe o oitavo exemplo do Sequenciador Amostra n.
Valor Descrição
0x0 ADCCCTL0)
0x1 ADCCCTL1)
0x2 ADCCCTL2)
0x3 ADCCCTL3)
0x4 Digital Comparador Unidade 4 (ADCDCCMP4 e ADCCCTL4)
0x5 ADCCCTL5)
0x6 ADCCCTL6)
0x7 ADCCCTL7)

utilizado durante o
terceira amostra.
18 junho de 2014 1135
Bit / Restabelece

utilizado durante o
segunda amostra.

utilizado durante o
primeira amostra.
1136 18 junho de
2014
™

Select 1 (ADCSSEMUX1), offset 0x078
Select 2 (ADCSSEMUX2), offset 0x098
Este registo, juntamente com o ADCSSMUX1 ou ADCSSMUX2 registo, define a configuração de
entrada analógico para cada amostra em uma sequência executado com qualquer um
sequenciador Amostra 1 ou 2. Se um pouco neste registo é definido, o que corresponde MUXn no
campo ADCSSMUX1 ou ADCSSMUX2 registo selecciona a partir de AIN [19:16]. Quando um
pouco neste registo é claro, o correspondenteMUXn campo seleciona a partir de AIN [15: 0].
Este registo é de 16 bits de largura e que contém informações para as quatro amostras
possíveis. O sequenciador controlos ADCSSEMUX1 de registo da amostra 1 e o registo de
controlos ADCSSEMUX2 Amostra 2 Sequencer.
definido no ADCSSCTL1 ou ADCSSCTL2 registo) porque o ADCSSMUX1 ou ADCSSMUX2
registo pode selecionar todos os pares disponíveis.
Sequence ADC Amostra Extensão Input Multiplexer Select n (ADCSSEMUXn)

offset 0x078
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabe
deve ser
12 EMUX3 RW 0x0 4 Entrada Sample Select (Bit Superior)

o EMUX3 campo é utilizado durante o quarto exemplo de uma sequência
executado
valor Descrição
0 A quarta amostra de entrada é seleccionado a partir de AIN
[15: 0]usando o ADCSSMUX1 ou ADCSSMUX2 registo.
Por exemplo, se oMUX3 campo é 0x0, AIN0 é selecionado.
1 A quarta amostra de entrada é seleccionado a partir de AIN
[19:16]usando o ADCSSMUX1 ou ADCSSMUX2 registo.
Por exemplo, se oMUX3 campo é 0x0, AIN16 é
selecionado.

deve ser
18 junho de 2014 1137
Restabelece

o EMUX2 campo é utilizado durante o terceiro exemplo de uma
descriçãoEMUX3.
deve ser

o EMUX1 campo é usado durante a segunda amostra de uma
sequência
descrição
Como EMUX3.
deve ser

o EMUX0 campo é usado durante a primeira amostra de uma sequência
executado
descriçãoEMUX3.
1138 18 junho de
2014
™
Cadastre 39: ADC Amostra Sequência de 1 Sample and Hold Time

Cadastre 40: ADC Amostra Sequência 2 Sample and Hold Time
Estes registos de controlar o tamanho do período de amostra para cada passo amostra de um sequenciador e
sequenciador
2. Cada amostra e mantenha período de seleção especifica o tempo alocado para a amostra e
mantenha circuito como mostrado pelas codificações na Tabela 15-3 na página 1058.

NSH
TSHn Encoding
0x0 4
reservad
0x1 o
0x2 8
reservad
0x3 o
0x4 16
reservad
0x5 o
0x6 32
reservad
0x7 o
0x8 64
reservad
0x9 o
0xA 128
reservad
0xB o
0xC 256
reservad
0xD-0xF o
ADC Amostra Sequência n Sample and Hold Time (ADCSSTSHn)

0x07C offset
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
TSH3 TSH2 TSH1 TSH0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
31:16 reservado RO 0x0000 Software não deve contar com o valor de um pouco reservado. Fornecer
deve ser preservada através de uma operação de leitura-
18 junho de 2014 1139
Restabelece

O campo TSH3 é utilizado durante o quarto exemplo de uma sequência
executado
11: 8 TSH2 RW 0x0 3ª Sample and Hold Período Select

O campo TSH2 é utilizado durante o terceiro exemplo de uma

O campo TSH1 é usado durante a segunda amostra de uma
sequência

O campo TSH0 é usado durante a primeira amostra de uma
1140 18 junho de
2014
™

(ADCSSMUX3), compensado 0x0A0
Este registo, junto com o registo ADCSSEMUX3, define a configuração de entrada analógica para a
amostra em uma sequência executado com sequenciador Amostra 3. Se o EMUX0 bit no registo
ADCSSEMUX3 estiver definido, o MUX0 campo neste registo seleciona AIN [19:16]. Quando
oEMUX0 bit é claro, o MUX0 campo seleciona a partir de AIN [15: 0]. Este registo é de quatro bits
de largura e contém informações para uma amostra possível. Veja o registo ADCSSMUX0 na página
1109 para descrições detalhadas bit.
ADC entrada Sequence Amostra Multiplexer Select 3 (ADCSSMUX3)

deslocamento 0x0A0
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado MUX0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabel
deve ser
3: 0 MUX0 RW 0 1ª entrada Amostra Selecione

18 junho de 2014 1141

offset 0x0A4
Este registo contém as informações de configuração para uma amostra executado com Sequencer
Amostra
3. Este registo é de 4 bits de largura e que contém informações para uma amostra possível. Veja
o registo ADCSSCTL0 na página 1111 para descrições detalhadas bit.
Nota: Ao configurar uma sequência de exemplo neste registo, o END0 bit deve ser definido.
Sequência de Controlo ADC Amostra 3 (ADCSSCTL3)

deslocamento 0x0A4
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado TS0 ie0 END0 D0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabel
deve ser
valor Descrição
2 ie0 RW 0 Amostra de interrupção Ativar
valor Descrição
interrupção.
conversão desta amostra. Se oMASK0 bit no registo ADCIM está
definido, a interrupção é promovido para o controlador de
interrupção.

interrupções.
1 END0 RW 0 Fim da Sequência

Este bit deve ser definido antes de iniciar uma sequência única
amostra.
valor Descrição
0 A amostragem e conversão continua.
1Este é o fim da sequência.
1142 18 junho de
2014
™
0 D0 RW 0 Entrada diferencial amostra Selecione
valor Descrição

diferencial,
18 junho de 2014 1143


offset 0x0B0
Este registo determina se a amostra a partir da conversão dada na sequência de amostras de 3
é guardado na Amostra Sequência 3 FIFO ou enviado para a unidade comparador digital.
ADC Amostra Sequência 3 Operação (ADCSSOP3)

deslocamento 0x0B0
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado S0DCOP
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabel
deve ser
valor Descrição
0 A amostra é guardada na sequência de amostras de FIFO3.
1 A amostra é enviada para a unidade de comparação digital
especificado pela S0DCSEL bit na ADCSSDC03 registrar, eo
valor não é escrito para o FIFO.
1144 18 junho de
2014
™

(ADCSSDC3), compensado 0x0B4
Este registo determina qual o comparador digital recebe a amostra a partir da conversão dada
na sequência de amostras de 3, se o correspondente SnDCOP bit no registo ADCSSOP3 está
definido.
ADC Amostra Sequência 3 Digital Comparador Select (ADCSSDC3)

deslocamento 0x0B4
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado S0DCSEL
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabel
deve ser

Quando o S0DCOP bit no registo ADCSSOP3 está definido, este
campo
controle
registos) recebe a amostra a partir da amostra 3 Sequencer.
Valor Descrição
0x0 ADCCCTL0)
0x1 ADCCCTL1)
0x2 ADCCCTL2)
0x3 ADCCCTL3)
0x4 Digital Comparador Unidade 4 (ADCDCCMP4 e ADCCCTL4)
0x5 ADCCCTL5)
0x6 ADCCCTL6)
0x7 ADCCCTL7)
18 junho de 2014 1145

Select 3 (ADCSSEMUX3), compensado 0x0B8
Este registo, junto com o registo ADCSSMUX3, define a configuração de entrada analógica para
a amostra em uma sequência executado com sequenciador Amostra 3. Se EMUX0 é definido, o
MUX0 campo no registo ADCSSMUX3 seleciona a partir de AIN [19:16]. QuandoEMUX0 é
claro, oMUX0 campo seleciona a partir deAIN [15: 0]. Este registo é 1 bit de largura e contém
informações para uma amostra possível.
definido no registo ADCSSCTL3) porque o registo ADCSSMUX3 pode selecionar todos os pares
disponíveis.
Sequence ADC Amostra Extensão Input Multiplexer Select 3 (ADCSSEMUX3)

deslocamento 0x0B8
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado EMUX0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabel
deve ser

o EMUX0 campo é utilizado durante o único exemplo de uma sequência
executado
valor Descrição
0 A entrada de amostra é seleccionado a partir de AIN [15:
0]usando o registo ADCSSMUX3. Por exemplo, se oMUX0
campo é 0x0,AIN0 é selecionado.
1 A entrada de amostra é seleccionado a partir de AIN
[19:16]usando o registo ADCSSMUX3. Por exemplo, se
oMUX0 campo é 0x0,AIN16 é selecionado.
1146 18 junho de
2014
™
Cadastre 46: ADC Amostra Sequência 3 Sample and Hold Time

(ADCSSTSH3), compensado 0x0BC
Este registro controla o tamanho período de amostra para a amostra em sequenciador 3. A
amostragem e retenção período de seleção especifica o tempo alocado para a amostra e
mantenha circuito como mostrado pelas codificações na Tabela 15-3 na página 1058

NSH
TSHn Encoding
0x0 4
reservad
0x1 o
0x2 8
reservad
0x3 o
0x4 16
reservad
0x5 o
0x6 32
reservad
0x7 o
0x8 64
reservad
0x9 o
0xA 128
reservad
0xB o
0xC 256
reservad
0xD-0xF o
ADC Amostra Sequência 3 Sample and Hold Time (ADCSSTSH3)

deslocamento 0x0BC
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado TSH0
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabelece
deve ser

O campo TSH0 é usado durante a primeira amostra de uma
18 junho de 2014 1147
Cadastre 47: ADC Digital Comparador Repor Condições Iniciais

(ADCDCRIC), compensado 0xD00
Este registo proporciona a capacidade de reiniciar qualquer uma das funções de interrupção
comparador ou gatilho digitais de volta para as suas condições iniciais. Repor estas funções
assegura que os dados que está a ser utilizado por as funções de interrupção e de
desencadeamento na unidade de comparação digital não é interrompido.
ADC Digital Comparador Repor Condições Iniciais (ADCDCRIC)

deslocamento 0xD00
Tipo WO, redefinir 0x0000.0000
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado DCTRIG7 DCTRIG6 DCTRIG5 DCTRIG4 DCTRIG3 DCTRIG2 DCTRIG1 DCTRIG0
Tipo RO RO RO RO RO RO RO RO WO WO WO WO WO WO WO WO
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado DCINT7 DCINT6 DCINT5 DCINT4 DCINT3 DCINT2 DCINT1 DCINT0
Tipo RO RO RO RO RO RO RO RO WO WO WO WO WO WO WO WO
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabe
deve ser
23 DCTRIG7 WO 0 Digital Comparador gatilho 7
Valor Descrição
0 Sem efeito.
1 Repõe a unidade 7 gatilho Comparador Digital às
suas condições iniciais.
Quando o gatilho tenha sido apagado, este bit é automaticamente

apagado.
Porque os comparadores digitais utilizar os valores de conversão do
ADC actuais e anteriores para determinar quando se deve afirmar o
gatilho, é importante para repor o comparador digital para as
condições iniciais quando se inicia uma nova sequência para que os
dados envelhecer não é utilizado. Depois de definir este bit, o
software deve esperar até que o bit limpa antes de continuar.
22 DCTRIG6 WO 0 Digital Comparador de disparo 6
valor Descrição
0 Sem efeito.

apagado.
dados envelhecer não é utilizado.
1148 18 junho de
2014
™
21 DCTRIG5 WO 0 Digital Comparador Gatilho 5
valor Descrição
0 Sem efeito.

apagado.
valor Descrição
0 Sem efeito.

apagado.
valor Descrição
0 Sem efeito.

apagado.
18 DCTRIG2 WO 0 Digital Comparador Trigger 2
valor Descrição
0 Sem efeito.
1 Redefine o Comparador Digital unidade 2 gatilho para

apagado.
18 junho de 2014 1149
valor Descrição
0 Sem efeito.

apagado.
valor Descrição
0 Sem efeito.

apagado.
Porque os comparadores digitais usar o ADC atual e anterior
Os valores de conversão para determinar quando se deve afirmar o
gatilho, é importante
para repor o comparador digital para as condições iniciais quando se
inicia um novo
sequência para que os dados envelhecer não é utilizado.
deve ser
7 DCINT7 WO 0 Digital Comparador de interrupção 7
valor Descrição
0 Sem efeito.
1 Repõe a unidade 7 de interrupção Comparador Digital
às suas condições iniciais.
Quando a interrupção tenha sido apagado, este bit é

automaticamente apagado.
ADC actuais e anteriores para determinar quando se deve afirmar a
interrupção, é importante para repor o comparador digital para as
valor Descrição
0 Sem efeito.

1150 18 junho de
2014
™
valor Descrição
0 Sem efeito.

valor Descrição
0 Sem efeito.

valor Descrição
0 Sem efeito.

valor Descrição
0 Sem efeito.

18 junho de 2014 1151
valor Descrição
0 Sem efeito.

valor Descrição
0 Sem efeito.
1 Repõe a unidade 0 interrupção Comparador Digital às

1152 18 junho de
2014
™
Registrar 48: ADC Digital Comparador de Controle 0 (ADCDCCTL0),

compensado 0xE00
Registrar 49: ADC Digital Comparador de controle 1 (ADCDCCTL1),
compensado 0xE04
Registrar 50: ADC Digital Comparador Control 2 (ADCDCCTL2),
compensado 0xE08
compensado 0xE0C
compensado 0xE10
compensado 0xE14
compensado 0xE18
compensado 0xE1C
Este registo fornece as codificações de comparação que geram uma interrupção e / ou gatilho
de PWM. Consulte “ADC-disparador Selector de interrupção /” na página 1675 para mais
informações sobre como usar os comparadores digitais ADC para acionar um gerador de PWM.
ADC Digital Controle Comparador n (ADCDCCTLn)

deslocamento 0xE00
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado CTE CTC CTM reservado CIE CIC CIM
Tipo RO RO RO RW RW RW RW RW RO RO RO RW RW RW RW RW
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabelece
deve ser
12 CTE RW 0 Comparação de disparo Ativar
valor Descrição
0 Desactiva a máquina de estado de função de disparo.
dados de conversão ADC é ignorada pela função de gatilho.
1 Permite que a máquina de estado de função de disparo. Os
dados de conversão do ADC é usado para determinar se um
gatilho deve ser gerado de acordo com a programação doCTC e
CTM Campos.
18 junho de 2014 1153
Restabelece
11:10 CTC RW 0x0 Comparação condição de disparo

Este campo especifica a região operacional no qual um gatilho é
gerado
quando os dados de conversão do ADC é comparado com os valores de
COMP0
e COMP1. oCOMP0 e COMP1 campos são definidos na
ADCDCCMPx registradores.
Valor Descrição
0x0 low band
Dados ADC < COMP0 ≤ COMP1
0x1 mid Banda
COMP0 <ADC dados ≤ COMP1
0x2 reservado
0x3 banda alta
COMP0 ≤ COMP1 ≤ dados ADC
9: 8 CTM RW 0x0 Trigger Mode comparação

Este campo especifica o modo pelo qual a comparação é feita gatilho.
Valor Descrição
0x0 Sempre
Este modo gera um disparo cada vez que a conversão ADC
dados cai dentro da região operacional seleccionado.
0x1 Uma vez
Este modo gera um disparo a primeira vez que o ADC
dados de conversão entra na região operacional
seleccionado.
0x2 histerese sempre
Este modo gera um gatilho, quando os dados de conversão
do ADC
cai dentro da região operacional seleccionado e continua a
gerar o gatilho até que a condição de histerese é afastada
pelo
a introdução da região operacional oposto.
Note-se que os modos de histerese são definidos apenas
para CTC
codificações de 0x0 e 0x3.
0x3 histerese Uma vez
Este modo gera um disparo a primeira vez que o ADC
dados de conversão cai dentro da região operacional
seleccionado. Não
gatilhos adicionais são geradas até que a condição de
histerese
é eliminada por entrar na região operacional oposto.
Note-se que os modos de histerese são definidos apenas
para CTC

deve ser
1154 18 junho de
2014
™
4 CIE RW 0 Comparação de interrupção Ativar
valor Descrição
0 Desabilita a interrupção comparação. dados de conversão
ADC não tem efeito sobre a geração de interrupção.
1 Permite a interrupção comparação. Os dados de conversão
do ADC é usado para determinar se uma interrupção deve
ser gerado de acordo com a programação doCIC e CIM
Campos.
3: 2 CIC RW 0x0 Comparação de interrupção Condição

Este campo especifica a região operacional em que é gerada uma
interrupção, quando os dados de conversão do ADC é comparado
com os valores de COMP0 e COMP1. oCOMP0 e COMP1 campos são
definidos nos registros ADCDCCMPx.
valor Descrição
0x0Low Banda
Dados ADC < COMP0 ≤ COMP1
0x1Mid Banda
COMP0 ≤ dados ADC < COMP1
0x2reserved
0x3High Banda
COMP0 < COMP1 ≤ dados ADC
1: 0 CIM RW 0x0 Modo de interrupção comparação

Este campo especifica o modo pelo qual a comparação é feita de
interrupção.
valor Descrição
0x0Always
Este modo gera uma interrupção cada vez que a conversão ADC
dados cai dentro da região operacional seleccionado.
0x1Once
Este modo gera uma interrupção a primeira vez que o ADC
dados de conversão entra na região operacional seleccionado.
0x2Hysteresis sempre
Este modo gera uma interrupção quando a conversão ADC
dados cai dentro da região operacional seleccionado e
continua
para gerar a interrupção até que a condição de histerese é
apagada
inserindo a região operacional oposto.
Note-se que os modos de histerese são definidos apenas para
CTC
0x3Hysteresis Uma vez
Este modo gera uma interrupção a primeira vez que o ADC
dados de conversão cai dentro da região operacional
seleccionado. Não
interrupções adicionais são geradas até que a condição de
histerese
é eliminada por entrar na região operacional oposto.
Note-se que os modos de histerese são definidos apenas para
CTC
18 junho de 2014 1155
Registrar 56: ADC Digital Comparador Faixa 0 (ADCDCCMP0), compensado

0xE40
0xE44
0xE48
0xE4C
Registrar 60: ADC Digital Comparador Gama 4 (ADCDCCMP4),
compensado 0xE50
0xE54
0xE58
0xE5C
Este registo define os valores de comparação que são usados para determinar se os dados de
conversão ADC cai na região operacional apropriado.
Nota: O valor no COMP1 campo deve ser maior ou igual ao valor na COMP0 campo ou
resultados inesperados podem ocorrer.
ADC Digital Comparador Faixa n (ADCDCCMPn)

deslocamento 0xE40
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado COMP1
Tipo RO RO RO RO RW RW RW RW RW RW RW RW RW RW RW RW
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado COMP0
Tipo RO RO RO RO RW RW RW RW RW RW RW RW RW RW RW RW
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Restabe
deve ser
27:16 COMP1 RW 0x000 comparar 1

O valor neste campo é comparado com os dados de conversão ADC.
O resultado da comparação é utilizado para determinar se os dados se
encontra dentro
a região de banda alta.
Note-se que o valor de COMP1 deve ser maior ou igual ao valor
do COMP0.
deve ser
11: 0 COMP0 RW 0x000 comparar 0

O valor neste campo é comparado com os dados de conversão ADC.
O resultado da comparação é utilizado para determinar se os dados se
encontra dentro
a região de banda baixa.
1156 18 junho de
2014
™
Cadastre 64: ADC periférico Propriedades (ADCPP), compensado 0xFC0

O registo ADCPP fornece informações sobre as propriedades do módulo ADC.
ADC Propriedades Periférico (ADCPP)

deslocamento 0xFC0
Digite RO, redefinir 0x01B0.2147
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado APSHT TS RSL TIPO
Restab
elecer 0 0 0 0 0 0 0 1 1 0 1 1 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
DC CH MCR
Restab
elecer 0 0 1 0 0 0 0 1 0 1 0 0 0 1 1 1
Restabe
deve ser
24 APSHT RO 0x1 Aplicação-Programmable Sample-and-Hold Time

Este bit indica o ADC tem a capacidade de permitir a aplicação
para ajustar a amostra e mantenha período de janela.
23 TS RO 0x1 Sensor de temperatura
valor Descrição
0 O módulo ADC não tem um sensor de temperatura.
1O módulo ADC tem um sensor de temperatura.
Este campo fornece a informação semelhante como o legado DC1

registo
TEMPSNS pouco.
22:18 RSL RO 0xC Resolução

Este campo especifica o número máximo de bits binários utilizados
para representar a amostra convertido. O campo codificado como um
valor binário, na gama de 0 a 32 bits.
17:16 TIPO RO 0x0 ADC Arquitetura
Valor Descrição
0x0 SAR
0x1 - 0x3 Reservado
15:10 DC RO 0x8 Conde Comparador Digital

Este campo especifica o número de ADC comparadores digitais
disponíveis para o conversor. O campo codificado como um valor
binário, na gama de 0 a 63.
Este campo fornece informações semelhantes ao legado DC9 registo
ADCnDCn BITS.
18 junho de 2014 1157

Bit / Restabe
Campo Nome Tipo lecer Descrição
9: 4 CH RO 0x14 Conde ADC Canal

Este campo especifica o número de canais de entrada ADC
disponível para o
conversor. Este campo é codificado como um valor binário, na faixa
de 0 a
63.
Este campo fornece informações semelhantes ao legado DC3 e DC8
registo
ADCnAINn BITS.
3: 0 MCR RO 0x7 Taxa Máxima de Conversão

Este campo especifica o valor máximo que pode ser programado no
do registo ADCPC CR campo.
Valor Descrição
0x0-0x6 Reservado
taxa de conversão total (FCONV), Tal como definido por
0x7 TADC e nSH.
0x8 - 0xF Reservados
1158 18 junho de
2014
™
Cadastre 65: Configuração periférica ADC (ADCPC), compensado 0xFC4

O registo ADCPC fornece informações sobre a configuração do periférico.
Configuração periférica ADC (ADCPC)

deslocamento 0xFC4
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado MCR
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1
Restabelece
31: 4 reservado RO Fornecer
deve ser
3: 0 MCR RW 0x7 Taxa de conversão

Este campo especifica a taxa de amostragem relativa do ADC e é
usado em
run, sono e sono profundo modos. Ele permite que o aplicativo para
reduzir
a taxa a que as conversões são gerados em relação ao máximo
taxa de conversão.
Valor Descrição
0x0 Reservado
taxa de conversão oitavo. Após uma conversão completa,
0x1 a
lógica faz uma pausa para 112 TADC períodos antes de
começar o próximo
conversão.
0x2 Reservado
taxa de conversão trimestre. Após uma conversão
0x3 completa, a
lógica pausa por 48 TADC períodos antes de começar o
próximo
conversão.
0x4 Reservado
taxa de conversão de metade. Depois de uma conversão for
0x5 concluída, a lógica
faz uma pausa durante 16 tADC períodos antes de
começar o próximo
conversão.
0x6 Reservado
taxa de conversão total (FCONV), Tal como definido por
0x7 TADC e nSH.
18 junho de 2014 1159
Cadastre 66: ADC configuração de clock (ADCCC), compensado 0xFC8

O registo ADCCC controla a fonte de relógio para o módulo ADC.
Configuração Relógio ADC (ADCCC)

deslocamento 0xFC8
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
reservado
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
reservado CLKDIV CS
Tipo RO RO RO RO RO RO RW RW RW RW RW RW RW RW RW RW
Restab
elecer 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1
Restabelece
31:10 reservado RO Fornecer
deve ser
9: 4 CLKDIV RW 0x0 PLL VCO Relógio Divisor
Valor Descrição
0x0 /1
0x1 /2
0x2 /3
0xN / (N + 1)
3: 0 CS RW 0x1 ADC Fonte do Relógio
Valor Descrição
0x0 PLL VCO dividido por CLKDIV.
fonte de relógio alternam conforme definido pelo registo
0x1 ALTCLKCFG
no módulo de controle do sistema.
0x2 MOSC
1160 18 junho de
2014
™
16 Universal Asynchronous receptores /

transmissores (UARTs)
O controlador TM4C1294NCPDT inclui oito Universal Asynchronous Receiver / transmissor
(UART) com as seguintes características:
■ gerador de taxa de transmissão programável que permite velocidades de até 7,5 Mbps para
velocidade normal (dividir por 16) e 15 Mbps para alta velocidade (divisão por 8)
■ Separado de transmissão 16x8 (TX) e receber FIFO (RX) para reduzir a CPU de carga de
serviço de interrupção
■ comprimento FIFO programável, incluindo a operação de profundidade de 1 byte

de interface duplo tamponada convencional
■ níveis de disparo FIFO de 1/8, 1/4, 1/2, 3/4, e 7/8
■ pedaços de comunicação assíncronos padrão para arranque, paragem e paridade
■ geração de quebra de linha e detecção
■ características de interface serial totalmente programáveis
- 5, 6, 7, ou 8 bits de dados
- par, ímpar, vara, ou não-paridade geração bit / detecção
- geração de 1 bit ou dois paragem
■ codificador de série-IR IrDA (SIR) / descodificador proporcionando
- utilização programável de IrDA Serial Infrared (SIR) ou UART entrada / saída
- Suporte de funções codificador / decodificador IrDA SIR para taxas de dados de até 115,2
Kbps half-duplex
- Suporte do normal 3/16 e baixo consumo de energia (1.41-2.23 mS) durações bit
- gerador de relógio interno programável permitindo divisão de relógio de referência de 1 a

256 para a duração modo bit de baixa potência
■ Suporte para comunicação com ISO 7816 cartões inteligentes
■ funcionalidade de modem disponível nos seguintes UARTs:
- UART0 (controlo de fluxo modem e estado do modem)
- UART1 (controlo de fluxo modem e estado do modem)
- UART2 (controlo de fluxo modem)
■ EIA 485-suporte 9-bit
18 junho de 2014 1161


tm4c1294ncpdt (1053-1161) en PT

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Tiva™ TM4C1294NCPDT

15 Conversor analógico-digital (ADC)

■ 20 canais de entrada analógicos comuns

■ ADC precisão de 12-bit

■ Single-ended e configurações de entrada diferencial

■ No chip sensor de temperatura interno

■ taxa de amostragem máxima de dois milhões de amostras / segundo

■ O atraso de fase opcional, programável

■ Amostra e janela hold programação

■ Quatro sequenciadores de conversão amostra programáveis de um a oito entradas de

■ controle de gatilho flexível

■ média de hardware de até 64 amostras

■ Oito comparadores digitais

■ Converter utiliza sinais VREFA + e GNDA como a referência de tensão

■ Poder e terreno para o circuito analógico é separado do poder digital e chão

■ transferências eficientes usando Micro Direct Memory Access Controller (μDMA)

- canal dedicado para cada amostra sequenciador

- módulo ADC usa solicitações ruptura para DMA

15.1 Diagrama de bloco

Figura 15-1. Implementação de dois blocos ADC

Figura 15-2. ADC módulo de Diagrama de Blocos

VDDA / GNDA Tensão Ref externos

15.2 sinal Descrição

Tabela 15-1. Sinais ADC (128TQFP)

Tabela 15-1. Sinais ADC (128TQFP) (continuação)

15,3 Descrição Funcional

15.3.1 sequenciadores amostra

Tabela 15-2. As amostras e profundidade FIFO de sequenciadores

15.3.2 módulo de Controle

■ referência de tensão externa

■ controlo de fase Amostra

sinais; e o Estado do ADC de interrupção e Clear (ADCISC) registar-se, que mostra as

15.3.2.2 Operação DMA

15.3.2.5 Amostra e Janela Hold Control

Tabela 15-3. Sample and Hold Largura em Clocks ADC

Tabela 15-3. Sample and Hold Largura em ADC Clocks (continuação)

A frequência de conversão do ADC é uma função do número de amostragem e retenção, dado

FCONV = 1 / ((NSH + 12) * TADC)

■ NSH é a largura da amostra e espera em relógios ADC

■ TADC é o período de relógio de conversão do ADC, que é o inverso da frequência de relógio do

15.3.2.6Sample de controlo de fase

Figura 15-3. Fases ADC Amostra

ADC Amostra Relógio

0x0 FASE (nenhum atraso)

FASE 0xE (14 ADC lag relógio)

FASE 0xF (15 ADC lag relógio)

Figura 15-4. A duplicação da ADC Taxa de amostragem

ADC Amostra Relógio

ADC 0x0 0 FASE (0,0 °)

ADC 1 FASE 0x8 (180,0 °)

■ amostragem contínua coincidente de sinais diferentes. Os passos da sequência de exemplo

- ADC Módulo 1, ADCSPC = 0x0, amostragem AIN1

■ amostragem enviesado do mesmo sinal. A inclinação é determinada por ambos oTSHn

- ADC Módulo 0, ADCSPC = 0x0, amostragem AIN0

- ADC Módulo 1, ADCSPC = 0x8, amostragem AIN0

Figura 15-5. amostragem enviesada

15.3.2.7 módulo Clocking

18 junho de 2014 1061

15.3.3 Hardware Amostra Média Circuit

Figura 15-6. Exemplo Média Amostra

18 junho de 2014 1063

Figura 15-7. ADC Equivalência Input

15.3.4.1 Referência de tensão