Comunicaciones Analogas – PLL – Luna, Torres, Vásquez.

PHASE LOCKED-LOOP(PLL)
Universidad de Cundinamarca
Facultad de ingeniería
Ingeniería electrónica

Zaira Luna{zairaluna1107@gmail.com}
Ricardo Torres {ricardo89osuna@gmail.com}
Camilo Vásquez {camilovm5@gmail.com}

Resumen - En la práctica realizada que se fase (“Locked”) de la señal de salida y la de

muestra a continuación se podrá ver el referencia, es por esto por lo que recibe el
comportamiento de un PLL como seguidor de nombre de PLL, Phase-Locked Loop. El PLL
onda y entender prácticamente su consta de tres bloques fundamentales.
comportamiento.
- Oscilador controlado en Tensión (VCO)

- Detector de Fase (PD)

I. INTRODUCCIÓN
- Filtro en bucle (LF)
En el siguiente informe de laboratorio se
analizó el funcionamiento de los circuitos de
bucle de enganche de fase (PLL) analógico,
se presentan las márgenes de frecuencia
entre las que se produce la sintonía del PLL y
se examina el comportamiento de este dentro
y fuera de la sintonía (enganche y
desenganche).

II. MARCO TEÓRICO

Ilustración 1, funcionamiento del integrado.
Phase Locked-Loop (PLL)

Un PLL es un circuito que provoca que un
determinado sistema siga a otro, es decir, es
un circuito capaz de sincronizar la señal de
salida con una señal de referencia a la
entrada, tanto en frecuencia como en fase.
Cuando existe dicha sincronización (se dirá
que el PLL está “Locked”), el error entre
ambas señales es nulo o permanece
constante. Si éste aumentase, el control
actuaría sobre el oscilador de tal forma que
ese error sea reducido. En todo momento el
control estará provocando la sintonización en
● Comparador de fase (CF). Suministra una
salida que depende del valor absoluto del
desfase entre las señales de salida y, de
entrada. En algunos casos, esta etapa está
constituida por un multiplicador.
● Filtro pasa-bajo (PL). Destinado a la
transmisión de la componente de baja
frecuencia de la salida de la etapa anterior.
● Oscilador controlado por tensión (VCO).
Genera la tensión de salida, con frecuencia
dependiente de la tensión de salida del filtro
PL.
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El comparador de fase produce, idealmente,

una señal KD⋅∆ϕ proporcional a la diferencia III. METODOLOGIA Y
de fase entre la señal de entrada v1 y la señal
RESULTADOS
v2 generada por el oscilador controlado por
tensión (VCO, siglas en inglés de voltage-
controlled oscillator) que, amplificada por el Para este circuito se asumieron los valores
amplificador, se aplica a la entrada vc del de los condensadores C1,C2 y CT, de igual
VCO. Este último produce una frecuencia f2 manera los valores de las resistencias
R1,R2,R3 y el potenciómetro como se puede
que varía linealmente con vc. La situación de
apreciar en la imagen, además de esto se
equilibrio se alcanza cuando la señal KD⋅∆ϕ calcularon las frecuencias de enganche y
amplificada por el amplificador es tal que, desenganche como se aprecia a
aplicada al VCO, hace que éste oscile
exactamente a la misma frecuencia que la
entrada. En efecto, si fuera, por ejemplo, f1 >
f2, la diferencia de fase iría en aumento, lo
cual haría que f2 aumentara, tendiendo a
acercarse a f1; y a la inversa si f1 < f2. Una
primera aplicación interesante de este
dispositivo es la demodulación de una señal
de frecuencia modulada, ya que vc es
proporcional a f2, y por lo tanto a f1. Existen,
como veremos más adelante, otras
aplicaciones, como la multiplicación de Ilustración 2, diseño del PLL
frecuencias, o la recuperación del tono piloto
en las señales de FM estereofónicas.
continuación.
Aplicaciones del PLL
0,3
Los PLL se usan básicamente para:
𝑓𝑜 =
𝑅𝑜 𝐶𝑜
-Generadores de portadoras para emisión
con modulación de ángulo o no.
-Generación de osciladores locales en
recepción. -Sintetizadores de frecuencia. 0,3
-Demoduladores de señales moduladas en 𝑓𝑜 =
(5𝐾)(4,7𝐾)(0,01µ)
ángulo.
-Recuperación de impulsos de reloj en
𝑓𝑜 = 3,09𝐾𝐻𝑧
transmisiones digitales.
-Circuitos de sincronismo para barrido
horizontal y vertical en receptores de 0,3
televisión. 𝑓𝑚𝑖𝑛 =
(470 𝐻𝑧 + 4,7𝐾)(0,01µ)
-Recepción de señales satelitales de satélites
no geoestacionarios.
𝑓𝑚𝑖𝑛 = 5,8𝐾𝐻𝑧

0,3
𝑓𝑚𝑎𝑥 =
(4,7𝐾)(0,01µ)
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𝑓𝑚𝑎𝑥 = 6,38𝐾𝐻𝑧

 SIMULACIÓN DEL PLL.

Ilustración 5, montaje

IV. ANÁLISIS DE
RESULTADOS.
Ilustración 3, simulación del PLL. Después de realizar y comprobar
el circuito PLL, los resultados
Se realizo la simulación en el software obtenidos fueron los siguientes.
PROTEUS, no se evidenciaron
resultados de la simulación debido a
que el circuito integrado utilizado en la
misma solo se implementa para una
baquela.

 MONTAJE DEL PLL.

Ilustración 6, frecuencia de operación

Se puede apreciar la frecuencia

de operación del circuito tal y
como se había calculado
posteriormente.

Ilustración 4, montaje
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V. CONCLUSIONES

 Se comprobó el
funcionamiento del PLL y
de esta manera se pudo
comprender cual es la
frecuencia de operación,
frecuencia máxima y
mínima de enganche y el
rango en el que se
desengancha la señal.
Ilustración 7, frecuencia máxima de enganche
 El circuito integrado LM565
Se capturo la frecuencia de contiene un VCO,
enganche máxima, donde se comparador de fase y un
pudo apreciar el rango en el que amplificador, en donde
tarda la señal en para cambiar la frecuencia,
desengancharse. se deben variar la
resistencia y el capacitor
que van ubicados en los
pines 8 y 9 del integrado,
es decir, los que se
conectan con el VCO.

REFERENCIAS
Sistemas de comunicaciones
electrónicas, Tomasi.
Sistemas electrónicos de
comunicaciones, Roy Blake.

Ilustración 8, frecuencia mínima de operación

De igual manera se capturo la

frecuencia mínima de enganche
y el rango de desenganche de
la señal.