Sistemas Digitales

Memorias
Latches / Flip Flops

Prof. Luis Araujo

Escuela de Ingeniería Eléctrica
 Circuito Combinacional
• Circuito Digital Combinacional:
– Las Salidas dependen solo de la combinación de
entrada actual y se mantiene en el tiempo.
– Se describen a través de Tablas de Verdad

• Ejemplo:
– Perilla para cambiar los canales de un TV antiguo,
el canal depende de la posición actual de la perilla

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 Circuito Secuencial
• Circuito Digital Secuencia:
– Las Salidas dependen de la combinación de
entradas actual y del pasado de las entradas
– Se describen a través de Tablas de
Transición/Salida o Diagramas de Estado

• Ejemplo:
– Control del TV moderno, que al pulsar las teclas
Próximo y Anterior, el canal depende del canal
anterior
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 Circuito Secuencial
• Estado:
– Es una colección de variables de estado cuyos
valores en cualquier tiempo contienen toda la
información acerca del pasado necesario para
explicar el comportamiento del futuro del circuito.

• Ejemplo:
– Control del TV moderno, el ESTADO lo representa
el valor actual del canal. Si el TV tiene 100 canales
hace falta 7 bits para representar el ESTADO.

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 Circuito Secuencial
• Variables de Estado:
– Bits necesarios para representar el estado
– N bits implica 2N posibles estados
– 2N es un numero finito

• Maquina de Estados Finito:

– Circuito Secuencial con un número de estados finito.
– Los cambios de estados se presen tan en tiempos
específicos dados por una señal de reloj (CLK)

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Señal de Reloj

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 Elementos Biestables
• Circuito Secuencial mas sencillo:

• Una variable de estado: Q

• Dos estados: Q = 0 y Q = 1

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 Elementos Biestables
• Transición entre estados:

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 Elementos Biestables
• Metaestabilidad:

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 Latch S-R
R

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Latch S-R

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 Temprorización Latch S-R
• Retardo de propagación (tp)
– tpLH y tpHL
• Ancho Mínimo del Pulso (tpw(min))

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Latch S-R con NAND

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Latch S-R con Habilitación

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Latch S-R con Habilitación

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Latch D

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Latch D

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 Temporización Latch D
• Retardo de propagación (tp)
– tpLH(CQ), tpHL(CQ), tpLH(DQ) y tpHL(DQ)
• Tiempo de Establecimiento (tsetup)
• Tiempo de Retención (thold)

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Flip Flop D flanco positivo(LH)

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Flip Flop D

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 Temporización Flip Flop D
• Retardo de propagación (tp)
– tpLH(CQ), tpHL(CQ)
• Tiempo de Establecimiento (tsetup)
• Tiempo de Retención (thold)

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Flip Flop D flanco negativo(HL)

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Flip Flop D con entradas asíncronas

CLR PR CLK Q
0 - - 0
1 0 - 1
1 1 D
1 1 0, 1, Last Q

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Flip Flop D con entradas habilitación

EN CLK Q
0 - Last Q
1 D
1 0,1, Last Q

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Flip Flop J-K

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Flip Flop J-K

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 Flip Flop T

T
T CLK
CLK

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 Flip Flop T

T T Q
0 Last Q
1 Last /Q

CLK

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Latch y Flip Flop Comerciales

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