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FSI-Département EEA Année 2017-2018

M2 ESET Session 1 : 13/11/17

Dispositifs MOS pour la CAO des Circuits Intégrés

Durée 1h30h documents autorisés

Problème I : Etude d’une structure NMOS

On considère un transistor MOS canal N issue d’une technologie CMOS LDD (figure 1) dont la grille
peut être munie de deux oxydes de natures différentes de par la valeur de la permittivité, SiO2 ou HfO2.
On supposera par souci de simplification que :
- Les états d’interface n’ont aucune influence (Qss= 0)
- La mobilité est une constante
- La source et le substrat sont connectés à la masse.
Les données à 300K sont les suivantes :
Longueur de canal effective : L 0 = 9.10-6 cm (soit 90 nm)
Tension de bande plate globale de la structure MOS : VFB = - 0,9V
Dopage du substrat en volume : N Av = 10 16 cm-3
Permittivité du Si : Si =10 –12 F / cm
Concentration intrinsèque du Si : ni =10 10 cm -3
Expression du potentiel de surface à l’inversion :   2 U Ln N Av
S T
n i

Expression de la tension de seuil : VT0 =ΦS + ΦS +VFB avec : =


1 2q Si NAv
Cox
Epaisseur de l’oxyde de grille : e ox = 1,5.10-6 cm (15nm)
Permittivité du SiO2 : ox1= 0,35.10 –12 F / cm
Permittivité du HfO2 : ox2= 2.10 –12 F / cm
U T = 26mV, q = 1,6.10-19 C

1) Calculer les tensions de seuil VT1 et VT2 correspondant respectivement aux deux structures de grille
SiO2 et HfO2 et conclure quant à la fonctionnalité en numérique.
2) Pour les deux grilles (SiO2, Hf02) La tension de seuil VT doit être de +0,5V et la profondeur yc du
canal est estimée à 2.10 –5 cm (0,2 µm),
2.a) Calculer la dose d’implantation nécessaire pour ajuster à +0,5V les tensions de seuil VT1 et VT2 .
2.b) En déduire pour chaque structure les dopages en surface correspondants NAS1 et NAS2.

Problème N°2 : Etude d’un circuit CMOS / NMOS

On considère deux inverseurs mis en cascade selon le schéma de la figure 2. La tension d’alimentation vaut
VDD = 3,3 V, tous les transistors ont une longueur de canal L = 0,25.10 – 4 cm (0,25 µm) .

On donne :

Porte CMOS :
Facteur de conduction du NMOS : KN = 2.10 – 4 A / V 2
Tension de seuil du NMOS : V TN = + 0,6 V
Facteur de conduction du PMOS : KP = 8.10 – 5 A / V 2
Tension de seuil du PMOS : V TP = - 0, 8 V
Largeur des grilles des transistors : W N = WP = 10 – 4 cm (1 µm)

Porte NMOS
Facteur de conduction : KN = 2.10 – 4 A / V 2
Tension de seuil du transistor de signal: V T = + 0,6 V
Tension de seuil du transistor de charge à déplétion : V Td = - 2,6V
I - Etude de la porte CMOS.

1) Calculez le facteur de forme c de l’inverseur.


2) On se place à la tension de commutation VC. Donner les expressions des caractéristiques I DN et I DP des
deux transistors, calculer la tension VC et calculer sa valeur et la comparer à VDD/2, conclure.
3) Comment peut-on rapprocher Vc de VDD/2 à partir du facteur de forme c.
4) Au point (VOL, V IH), on pose : VOL = 0,15 V
4.a) Ecrire en ce point les caractéristiques I DN et I DP des deux transistors.
4.b) En déduire la relation donnant V OL en fonction de V IH, c, V TN, VTP,VDD.
4.c) Etablir l’équation du second degré en V IH d’abord littéralement puis numériquement. Calculer VIH .

II- La porte CMOS est chargée par une porte NMOS (E/D )

On impose : VE = 0,15 V et V S2 = 0,3 V

1) Ecrire dans ces conditions les caractéristiques I(V) des deux transistors Tch et T Sign. En déduire
l’expression du facteur de forme  de cet inverseur et calculer sa valeur.
2) La puissance dissipée au niveau bas en Vs2 est fixée à P = 2 mW. Calculer dans ces conditions le facteur
de forme ch = Wch / L du transistor de charge.
3) Calculer alors les largeurs de grille nécessaires W ch et W S pour les deux transistors.
L

Source Drain

ycl
N+ N+

LO

Figure 1: Structure LDD du NMOS

V DD

PMOS

T ch ( dépl)

V S1

TS
VE NMOS
V S2

Figure 2