INGENIERÍA MECATRÓNICA

Electrónica Digital
Parcial No. 2

NOMBRE:______________________________________ CÓDIGO:________

Por favor ​leer el parcial completo antes de iniciar​. El tiempo para el desarrollo del parcial son 2 horas. Se admiten
preguntas de forma o de interpretación del enunciado durante la primera hora de parcial. En cada caso ​escriba
su respuesta en las casillas​ destinadas para ello y ​justifique claramente sus respuestas​ en la hoja auxiliar.

Punto 1: Implementación de funciones combinacionales (2.0)

Se desea implementar un circuito combinacional que obedezca la función combinacional de la Tabla 1. Las
señales A, B, C son entradas de un bit y la señal F es salida de un bit. Realice diferentes implementaciones
empleando únicamente los componentes digitales disponibles en cada una de las celdas y las condiciones
establecidas. Los valores con X de la tabla de verdad indican condiciones no importa.

Memoria* Mux 8 a 1

Tabla 1.​ Tabla de verdad del circuito.

Mux 4 a 1 y una compuerta NOT Mux 4 a 1 y una compuerta NOT Compuertas de un solo tipo (por
ejemplo: únicamente compuertas OR)

* No olvide especificar el tamaño de la memoria (en bits), su contenido, el tamaño del bus de direcciones, el tamaño del bus de
datos y la conexión de las señales del problema con los buses de la memoria.

Flashback (No suma puntos en este parcial)

Exprese en complemento a dos y en decimal el resultado de la siguiente operación:
(​01110011​)​C2​ + (​10001111​)​C2​ - (​11111101​)​C2​ = (​ ​)​C2​ = (​ ​)​Decimal

Parcial No. 2 1 Docente: William Salamanca

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Parcial No 2

Punto 2: Memorias como circuitos combinacionales (1.0)

El FPGA disponible en el laboratorio posee memorias especiales de tamaño fijo ( 9 × 211 = 18.432 bits) y
tamaños de buses configurables, es decir, el tamaño de los datos que almacena se puede especificar en la
síntesis del circuito siempre teniendo en cuenta el límite de su capacidad. Complete la siguiente tabla
donde cada fila corresponde a diferentes configuraciones de estas memorias.
Tamaño del bus Tamaño del bus de Cantidad de posiciones Capacidad total de
de Datos [bits] Direcciones [bits] de memoria [bits] la memoria [bits]
18 18.432
11
2 18.432
9 × 24 18.432

Punto 3: Diseño con comparadores/sumadores (2.0)

Empleando el circuito comparador de magnitud de un bit como el de la Figura 1, diseñar un circuito
comparador como el de la Figura 2 que cumpla con los siguientes requerimientos:
● Reciba tres datos de entrada (A, B y C) de 4 bits cada uno.
● Activa la salida X cuando A sea mayor estrictamente que B y C.
● Activa la salida Y cuando B sea mayor estrictamente que A y C.
● Activa la salida Z cuando C sea mayor estrictamente que A y B.

Figura 1.​ Comparador de magnitud de un bit. Figura 2.​ Comparador de 3 Datos.

Su diseño va acá…

Parcial No 2 2 Docente: William Salamanca

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Parcial No 2 3 Docente: William Salamanca