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CIRCUITOS SEQUENCIAIS
Os circuitos até aqui estudados e denominados por circuitos combinatórios caracterizam-se por o valor lógico
presente na saída ser unicamente determinado pelos valores lógicos presentes nas entradas em cada momento.
Iniciaremos agora o estudo de circuitos denominados circuitos sequenciais, que, como o nome indica, são
circuitos cuja saída depende, não só das entradas presentes, mas também da sequência de valores que as
variáveis de entrada foram tomando ao longo do tempo.
Tal comportamento implica a existência de memória pois o sistema guarda informação de acontecimentos
passados.
Um circuito que acende uma lâmpada sempre que for premido um botão é um circuito combinatório (muito
simples). Um circuito que só acende a lâmpada depois de se premir um botão três vezes, é um circuito
sequencial.
Consideremos outro exemplo:

Figura1
Suponhamos que, no circuito da Error! Reference source not found., no instante zero, a saída Q é 0.
Aplicando às entradas S e R os sinais da Figura 2 (diagrama temporal), obtemos a saída Q:

No instante ta, as entradas S e R estão a 0 e a saída é 1. No instante tb, com as mesmas entradas, a saída é 0.
A saída depende não só das entradas presentes mas também da sequência de valores que as variáveis de
entrada foram tomando ao longo do tempo.
Repare-se que há realimentação no circuito: ligação da saída a uma entrada, fechando um circuito.
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Num circuito combinatório o valor lógico presente na saída é unicamente determinado pelos valores lógicos
presentes nas entradas em cada momento.
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Um circuito sequencial possui elementos de memória. O estado do circuito corresponde aos valores lógicos
armazenados nesses elementos de memória.

Circuitos sequenciais síncronos e assíncronos

Os circuitos sequenciais são classificados em dois tipos: os circuitos sequenciais assíncronos e os sequenciais
síncronos. Esta classificação é atribuída, função do instante temporal em que as entradas são observadas e o
momento em que o estado do circuito se altera.
Nos circuitos sequenciais assíncronos, os valores lógicos da saída são estabelecidos no momento em que as
entradas se alteram.
Nos circuitos sequenciais síncronos, os valores lógicos da saída são estabelecidos em instantes
determinados por uma entrada de sincronização denominada por clock (relógio).
A designação de clock advém do facto deste sinal ser normalmente periódico.

Latches e flip-flops
Latch ou báscula é um elemento básico assíncrono que permite armazenar um bit de informação (guardar ‘0’ ou
‘1’)
Flip-flop Tal como os latches, também servem para armazenar um bit de informação, mas neste caso o
armazenamento é feito de uma forma sincronizada com transições de um sinal de referência, ou seja, é um
elemento síncrono.

Modelo geral de um circuito sequencial

Figura 3

Latch SR

A forma mais básica de implementar-se um circuito lógico de memória é conhecida como latch, que significa,
em português, trinco ou ferrolho. A sua arquitetura é composta de duas portas lógicas NOR, possuindo duas
saídas: a variável lógica Q e o seu complemento lógico
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Figura 4
A designação SR (ou RS) advém do significado destes símbolos: S – Set (coloca a saída a 1) e R – Reset
(coloca a saída a 0).

Tabela de transições

Entradas Estado Estado

presentes presente seguinte
R S Qn Qn+1
0 0 0 0 mantém
0 0 1 1
0 1 0 1
Set
0 1 1 1
1 0 0 0
Reset
1 0 1 0
1 1 0 0
Não usado
1 1 1 0
Tabela 1

Qn designa o estado presente, o valor da saída Q no presente. Q n+1 designa o estado seguinte, o valor da saída
Q logo depois de terem sido estabelecidas as entradas.
O Latch SR pode ser entendido como um dispositivo que obedece aos comandos Set e Reset. Considerando
ativos os comandos que têm o valor 1, verificamos que:
O comando Set (S=1), força a saída Q a 1, qualquer que seja o seu valor presente.
O comando Reset, força a saída Q a 0, qualquer que seja o seu valor presente.
Estando inativos o comando Set e o comando Reset, S = R = 0, o valor da saída Q não se altera.
Os dois comandos ativos, S = R = 1, é uma situação indesejável e deve ser evitada. Quando as duas entradas
mudam ambas e simultaneamente para 0, o estado seguinte tanto pode ser 1 como 0, dependendo dos tempos
de propagação das portas lógicas.

Diagrama temporal
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Figura 5
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Símbolos

S Q S Q

R Q R Q

Figura 1 – símbolos do Latch SR

̅R
Latch S ̅

É constituído por portas lógicas NAND e tem as entradas S e R ativas baixas.

Figura 2

As entradas ativam ao nível baixo (0).

Tabela de transições

Entradas Estado Estado

presentes presente seguinte
̅
S R̅ Qn Qn+1
0 0 0 1
Não usado
0 0 1 1
0 1 0 1
Set
0 1 1 1
1 0 0 0
Reset
1 0 1 0
1 1 0 0
Mantém
1 1 1 1
Tabela 2
O comando Set (S = 0), força a saída Q a 1, qualquer que seja o seu valor presente.
O comando Reset, ( R = 0) força a saída Q a 0, qualquer que seja o seu valor presente.
Estando inativos o comando Set e o comando Reset, 𝑆̅ = 𝑅̅ = 1, o valor da saída Q não se altera.
Os dois comandos ativos, 𝑆̅ = 𝑅̅ = 0, é uma situação indesejável e deve ser evitada. Quando as duas entradas
mudam ambas e simultaneamente para 1, o estado seguinte tanto pode ser 1 como 0, dependendo dos tempos
de propagação das portas lógicas.
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Diagrama temporal

Figura 3

Símbolo
S Q S Q

R Q R Q

Figura 4 – símbolos do LatchSR

Latch D

A situação em que S = R = 1 é indesejável uma vez que, na transição simultânea se S e R para 0, o estado
seguinte é imprevisível. Para evitar esta situação, acrescenta-se uma negação entre as entradas S e R.
Obtém-se assim o latch D.

D S Q D Q
C C C
1
Q Q
R
Figura 11 - símbolo
Figura –10 princípio de funcionamento

Os latches D são usados como células de memória ( um latch, um bit).

Tabela de transições
Entradas Estado
presentes seguinte
C D Qn+1
0 X Qn Enable não ativomantém o estado
1 0 0 Enable ativoo estado seguinte é
1 1 1 igual à entrada D presente
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Tabela 3
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Sendo C ativo, a saída Q é igual à entrada D. Por isso o latch D também é chamado latch transparente.

Diagrama temporal

D
C

Figura 12 – exemplo de diagrama temporal

Flip-flops
Geralmente são compostos por 2 latches ligados em série e lógica adicional.
Permitem sincronizar o armazenamento da informação com as transições de um sinal de referência (Sinal de
relógio ou Clock)

Figura 13

Flip-flop D ativado por flanco

a) b)
Master Slave

Figura 14 - Fip-flop D com disparo no flanco positivo: a) Circuito; b) Símbolo

A Figura 13 mostra a constituição de um dispositivo não transparente com dois latches em cadeia sendo o
primeiro latch chamado master, o qual está aberto e segue a entrada enquanto o sinal CLK está baixo.
Quando o CLK fica alto o master fecha e guarda a informação que é então transferida para o segundo latch
chamado slave. Este, no entanto, só muda no início deste intervalo porque o master está fechado e inalterável
durante o resto do intervalo.
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Figura 15 – Sequência temporal no master e no slave do flip-flop

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Assim, enquanto o clock está baixo a entrada C do master está a 1 permitindo que a sua saída Q M siga a
entrada até que o clock fique alto.
Por sua vez, enquanto o clock está baixo, a entrada C do slave está a 0 inibindo a saída Q do slave de mudar,
embora as suas entradas possam estar a mudar. Uma vez o clock alto a saída Q do slave reproduz a entrada
que é a saída QM do master, que no entanto não varia porque a sua entrada C está inibida.

Símbolos

Figura 16 - Flip-flop: a) Disparo no flanco ascendente; b) Disparo no flanco descendente

O triângulo no interior do símbolo indica um comportamento dinâmico ou ativação por flanco.

A inexistência de uma bola no exterior indica que o clock é positivo ou reagindo no flanco ascendente do CLK
(a).
A existência de uma bola no exterior indica que o clock é negativo ou reagindo no flanco descendente do CLK
(b).

Tabela de transições
O flip-flop só pode mudar de estado no flanco de disparo do clock e que por ser o ascendente ou positivo é
assinalado na tabela de verdade pela seta .

D C Qn+1
0  0 Reset
1  1 Set
x 0 Q, Mantém o estado
x 1 Qn Mantém o estado
Tabela 4 - Funcionamento do flip-flop D ativado por flanco ascendente (positivo).

Diagrama temporal

Q Figura 17 – Exemplo de funcionamento do flip-flop D com disparo no flanco positivo

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Exercício

Complete o diagrama temporal do circuito da Figura 18. Inicialmente, Q = 1. Tenha em atenção a polaridade do
flanco.

D D Q

C Q

Figura 18

Flip-flop JK ativado por flanco

O flip-flop (FF) JK Possui duas entradas, J e K, que possibilitam mais operações do que o FF D.
Um FF JK ativado por flanco (edge-triggered) pode ser construído a partir de um FF D:

Figura 19

Tabela de transições

J K C Qn+1
0 0  Qn Mantém o estado
0 1  0 Reset
1 0  1 Set
1 1  ̅
Qn Complementa o estado
X X 1 Qn Mantém o estado
X X 0 Qn Mantém o estado

Tabela 5
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Símbolos

J Q J Q

Q Q
K K

a) b)
Figura 20 – Símbolos do flip-flop JK – a) flanco ascendente b) flanco descendente

Diagrama temporal

Figura 21 – Exemplo de funcionamento de um FF JK ativado por flanco ascendente

Flip-flop T ativado por flanco

Se unirmos as entradas de um FF JK, obtemos um flip-flop T

T J Q T Q

C Q
K Q

a) b)
Figura 22 – Princípio de funcionamento (a) e símbolo (b) de um flip-flop T ativado por flanco ascendente

Tabela de transições
Como J = K, a Tabela do FF JK fica reduzida a:

J K C Qn+1
0 0  Qn Mantém o estado
1 1  ̅n
Q Complementa (troca) o estado
X X 1 Qn Mantém o estado
X X 0 Qn Mantém o estado

Tabela 6
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A tabela de transições de um flip-flop T é então:

T C Qn+1
0  Qn Mantém o estado
1  ̅n
Q Complementa (troca) o estado
X 1 Qn Mantém o estado
X 0 Qn Mantém o estado
Tabela 7
O flip-flop T tem um comportamento simples: se, na ocorrência do flanco ativo T = 0, o estado mantém-se (não
troca). Se na ocorrência do flanco ativo T = 1, o estado é complementado (troca). T pode ser então entendido
como o comando TROCA.

Símbolos
T Q T Q Q
T
a) b)
Q Q Q

a) b) c)

Figura 23 – Símbolos do flip-flop T a) flanco ascendente b) flanco descendente c) com entrada sempre ativa.

Diagrama temporal
Na Figura 24 é apresentado um exemplo de diagrama temporal de um flip-flop T ativado por flanco ascendente.

Figura 24 – No flip-flop T a saída Q só muda (troca) de estado se T for ativo (T = 1) na ocorrência do flanco ativo do clock
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