FINAL SISTEMAS 2

Decodificador: Circuito lógico con N entradas y 2 salidas que permite que en cada combinación
N

haya una única salida en 1.

Multiplexor: Circuito que en su configuración básica posee 2 entradas, 1 línea de control y una
salida. Depende del estado de la línea de control el resultado, será una entrada o la otra.
Sumador: Realiza la suma de los bits, por columnas, sacando el resultado de la suma y del carry.
Flip Flop: Circuito que posee dos estados definidos, High o Low.
Flip Flop M-E: se encuentra constituido por dos D-Latch. Una entrada del Ck en el M-E está invertida
por lo que siempre un FF retiene y el otro va a copiar.
Flip Flop D-Latch: Esto permite que cuando el Ck esté en:
 Ck en 0: Se retiene el valor de “Q” por lo que no se toma en cuenta el valor de la entrada “D”
 Ck en 1: La entrada “D” se copia en la salida “Q”.
Señales digitales: Información que posee símbolos separados entre sí, cada uno con un valor propio
y otro que depende de su posición en conjunto. Poseen entre dos posiciones definidas, no existen
otros intermedios.
Compuertas lógicas: Implementan electrónicamente el Algebra de Boole.
UAL: Conformada por “Sumadores de columnas”, uno por cada bit de entrada. A los sumadores se le
ingresa el valor de A y para obtener el valor de B se debe ingresar a través de una “XOR” en donde
estará el valor de B y el de la línea de control. Esta línea cuando está en 0 indica que es una suma por
lo que B se ingresa normalmente, pero cuando está en 1 indica que es resta por lo que invierte B.
Para que la UAL pueda calcular los flags necesita circuitos determinados:
 S: toma el bit izquiero de la suma
 V: Se necesitan dos 2 AND, en una ingresarán los valores de A y la XOR de B y el valor
invertido del S. En la otra ingresarán A y B invertidos y el valor del S. Estas ANDS se unen con
una OR para sacar el resultado final del V.
 C: Se hace una XOR con el valor del último carry y el de la línea de control.
 Z: se toman todos los valores del resultado y se pasan en entradas invertidas de una AND
Registros:
 D-Latch: Realizan la copia cuando pasa de 0 a 1 por lo que el valor de “Q” será “D”. Estos
registros permiten la retención del último valor ingresado, haciendo que los valores
anteriores se pierdan
 M-E: Únicamente tendrán cambios cuando el Ck pase de 0 a 1. Los E reciben el Ck normal y
los M lo reciben invertido, haciendo que uno retenga y el otro copie. Permite aportar a uno
de los sumandos y almacenar o retener el resultado de la suma.
Modos de Direccionamiento:
 Directo: el DA es la posición de memoria donde está el dato
 Inmediato: El DA es el dato a operar
 Registro: El DA es el registro que contiene el dato a operar
 Indexado/Indirecto: el DA hace referencia al registro que contiene la posición de memoria
donde está el dato.
 Relativo: EL DA es lo que se le suma al IP para saber a dónde hay que saltar.
Tabla de Vectores:
La zona de vectores de interrupción es una zona de memoria principal en la cual se encuentran,
guardadas en celdas de memoria, las direcciones de memoria donde se encuentran las subrutinas
que son llamadas por las interrupciones por HW y por SW. Esta zona se utiliza para poder localizar
dichas subrutinas cuando son pedidas. Para cada número de IRQ y para cada número de INT
corresponde una subrutina determinada.
Interrupciones por SW:
Las interrupciones por software son aquellas generadas por un programa o instrucción mientras
se ejecuta. Realiza el llamado al Sistema Operativo, el cual sirve para acceder a las rutinas y
asegura que no puedan ser interrumpidas por interrupciones IRQ.
Luego de ejecutarse la subrutina del Sistema Operativo, y una vez que se haya leído el disco y
verificado que la lectura es correcta, el Sistema Operativo ordenará reanudar la ejecución del
programa autointerrumpido en espera.

Interrupciones por HW:

No se programan, por lo general no tienen que ver con el programa en ejecución y suceden de
manera inesperada. Existen las INT x HW enmascarables:
1. Las líneas IRQ salen de las interfaces desde líneas de control de bus y van a un chip donde se
encuentra el “Arbitro”.
2. El A activa la línea INT R que va a una patilla del microprocesador
3. La UC, luego de cada instrucción, verifica si esa línea está activa
4. Si se acepta la solicitud de interrupción, la UC activa la línea INT A que llega al A
5. El A envía a la UC el componente derecho de la dirección 0000: xxxx, lo cual indica el vector
que contiene la dirección en donde está la subrutina que atiende la interrupción
6. La UC apila el valor de RE, CS e IP, los cuales servirán para reanudar el programa
interrumpido
7. La UC direcciona la 1° instrucción de la subrutina, ejecutando ésta y las sig
8. Cuando se termina la interrupción, se busca en la pila los datos del programa y se continua

Memoria Caché
Circuito lógico que compara los datos que tiene en su memoria con lo pedido por la UCP, si no los
posee, los busca en la MP. Se encuentra ubicada entre la UCP y la MP. Son de pequeña capacidad en
comparación a la MP, pero son más rápidas. En ella se encuentran las instrucciones y datos en
memoria a los que la UCP accedió últimamente. “Caché” significa “oculta”, en el sentido que la UCP
envía una dirección por el bus de direcciones desconociendo la existencia del caché, lo cual es un
hardware oculto al programador.
La memoria caché es una SRAM a la cual se le copian los datos e instrucciones provenientes de la MP
(DRAM) que necesita la UCP para que acceda rápidamente a la información que si los buscara en
memoria. Un caché permite simular una MP DRAM pero con la accesibilidad de una SRAM. Cada
pulso de espera demás (wait state) en cada lectura o escritura, es una pérdida de performance de la
UCP.
Un caché guarda en celdas, las cuales se constituyen por líneas, un subconjunto de bloques de la
MP. Cada línea almacena un bloque de bytes consecutivos de la MP.
Un caché recibe información desde la memoria sólo cuando ocurre un fallo, por lo que la
información de memoria fluye discontinuamente.
Principio de Proximidad: Los datos se tienen en cuenta de esta forma ya que se requiere que el
acceso a la información requerida sea rápido y económico. No se accede a todos los archivos con
igual probabilidad, generalmente se consulta un subconjunto perteneciente a una misma carpeta.
Tipos de proximidad:
 Proximidad temporal: se estipula que si se consultó una información, es probable que la
misma sea utilizada pronto.
 Proximidad espacial: es probable que se consulte información cercana a la que ya se
consultó.
Controlador del Caché:
El caché requiere un subsistema circuital complejo, denominado “controlador de caché”, el cual
cumple funciones importantes:
1. Intercepta la dirección que envía la UCP por el bus de direcciones a fin de determinar si el
contenido correspondiente, está (hit) o no (miss) en la MC. HIT: accede al caché y brinda la
información. MISS: Accede a la memoria (con la pérdida de tiempo correspondiente).
2. En los cachés de correspondencia asociativa, decide cuál bloque será reemplazado por otro
proveniente de memoria cuando ocurre el fallo
3. Implementa la forma en que los resultados obtenidos por la UCP se guardarán en memoria.
El controlador del caché posee una “Tag Memory”, es una SRAM que contiene un tag por cada línea.
Luego de un fallo, se transfiere un bloque de bytes consecutivos de memoria a una línea del caché, y
el controlador escribe en su “tag memory” el tag de las direcciones de esos bytes.
A demás de los tags, posee para cada línea, un bit de validación que sirve al controlador para saber si
los contenidos de una línea son válidos.
Si el circuito comparador indica igualdad de tags🡪 acierto o hit. Por lo que dicho byte será
proporcionado por el caché
Si no hay igualdad de tags🡪 fallo o miss. El controlado permite leer en MP el contenido de dicha
información, la cual llegará a la UCP y a su vez, pasará a la línea de cache citada, reemplazando el
contenido anterior de esta línea. Y en el tag memory, se cambia el tag de esa línea por uno nuevo. A
su vez, se traen bytes de las direcciones consecutivas siguiente a la que ocasionó el fallo, por lo que
la próxima información llega en forma automática.
El controlador del caché maneja la escritura del caché y de la MP. Posee diferentes formas:
 Write through: se escribe simultáneamente el caché y la MP, lo cual lleva tiempo. Para
mejorar esto se utiliza un “buffer” de escritura, el cual es escrito rápidamente con el caché y
guarda la información hasta que se escriba en memoria.
 Write back: marca en el caché las líneas que la UC escribió en él, esto supone que, durante
un lapso, el caché y la memoria tendrían información diferente, por lo que puede ocurrir que
una porción de memoria tenga información desactualizada.

CACHÉ DE CORRESPONDENCIA DIRECTA:

Presentan una circuitería sencilla, pero el hecho que se adjudique cada bloque de memoria siempre
a una misma línea puede ocasionar una disminución de aciertos.
Se organiza en un conjunto de líneas, las cuales se identifican y organizan por su número de
entrada/índice, lo cual es como su dirección para localizarla en la SRAM. Cada línea guarda un
“bloque” fijo de bytes consecutivos de memoria. Para establecer un número de línea se utiliza un
algoritmo de correspondencia. Cada bloque de memoria se asigna siempre a una misma línea, cuya
dirección en el caché es un subconjunto de bits del número binario que es la dirección de los bytes
del bloque.
Xxx00x: sólo podrán ser almacenados en la línea 00 del caché. Y según su terminación del dígito de al
lado será almacenado a la izquierda (0) o a la derecha (1).
Si un caché tiene 2 líneas y cada línea guarda 2 bytes para cada dirección se usarán los últimos P
k p

bits de la derecha para saber en qué posición de la línea se guardaras los bytes correspondientes a
esa dirección y los siguientes K bits se utilizan para indicar el número de línea. Para cada dirección de
memoria, los T bits sirven para que el controlador determine si el contenido de dicha dirección está
o no en el caché. Los bits T son los TAGS. Las direcciones de los bytes de un bloque que está en una
línea tendrán igual tag, éstas direcciones solo difieren en los P bits de la derecha.

Dirección, estructura: TTTTKKP. T=tag= n-(k+p). K=n° de línea. P= si va a la izq o der.

CACHÉ DE CORRESPONDENCIA TOTALMENTE ASOCIATIVA:

En ellas se pueden determinar si un tag se encuentra en ellas o no. Cualquier bloque puede ser
adjudicado a cualquier línea, permite aprovechar el principio de proximidad en el acceso al caché,
posibilitando una mayor tasa de aciertos. El controlador de éste cache posee un algoritmo para
determinar qué línea utilizar. Este tipo de memorias requiere múltiples comparaciones simultáneas,
por lo que es compleja y limitada la velocidad de comparación. Estos comparadores deben tener
muchas entradas, ya que cada tag posee varios bits. Esta correspondencia solo es viable en cachés
pequeños con pocas líneas.

CORRESPONDENCIA DE DOS VIAS:

Todas direcciones del tipo xxxx0x irán a la línea 0 y su último bit indicará si irá en la posición 0 o 1 de
la línea. El controlador indicará si será en la vía 0 o 1 de la línea correspondiente. A demás del TAG,
cada línea, cada vía, posee un bit de validez y otro de LRU (least reciently used). Cada vez que la
línea es accedida, el controlador pone un 1 en la vía que va a utilizar y un 0 en la otra. Si el LRU=1 es
más probable que sea accedido próximamente.
VÍA 0 VIA 1
0 1 0 1
LINEA 0 contenido 0…………contenido 1 contenido0……..contenido 1
La alternancia en el acceso únicamente ocurrirá por el cambio de valor de los bits LRU. Si bien este
caché necesita mayor cantidad de comparadores que los de correspondencia directa, son menos
complejos y más rápidos que los de correspondencia totalmente asociativa. La estrategia de usar dos
cachés multinivel. L1: Acceso extra rápido.
L2: maneja los fallos L1, con el objetivo de minimizar los “wait states” de la UCP.
Cuando el L2 accede a memoria, lo hace en modo burst/ ráfaga, es decir, el tiempo de acceso al
primer byte del bloque es mayor, pero los subsiguientes bytes se acceden más rápido.
JERARQUÍA DE NIVELES DE MEMORIAS:
Combina la localidad temporal y especial con lo que la tecnología de memorias brinda en cuando a
velocidades de acceso, costo y capacidades de almacenamiento.
En el nivel superior está la memoria más rápida: registros y L1. Le siguen el L2, la memoria principal.
Cada nivel es más pequeño, más rápido, más caro por byte almacenado y accedido con mayor
frecuencia que el nivel inferior. La información contenida en un nivel también está contenida en el
nivel siguiente inferior.
Cada computador busca construir una jerarquía de memorias para que el usuario simule una
memoria con una capacidad de almacenamiento auxiliar virtualmente ilimitada, y con un tiempo de
acceso tan rápido hoy día, como el primer nivel de memoria caché incorporado al procesador.

Pipe-line
Un pipe line permite procesar simultáneamente diversas etapas de distintas instrucciones,
completándose en cada etapa una parte de la ejecución de cada instrucción. Se llevan a cabo en
paralelo los procesos donde cada uno es independiente del otro.
Se necesita un buffer para almacenar por orden de llegada los códigos de varias instrucciones
pedidas a la memoria (o al cache), y otros buffers intermedios entre etapas. Estos sirven para que no
se pierda el código de una instrucción en curso de ejecución, o datos.

Intel 486: consta de un Pipe-line 5 Etapas y una UAL que progresan con cada pulso de Reloj:
1. Precarga (“pre-fetch”): Llegan los códigos de las próximas instrucciones a dos buffers de la
“Unidad de Pre-Carga” formando una cola. Si las instrucciones no hubieran estado en el
Caché, primero se hubiera pedido la primera de ellas a Memoria Principal, llegando al buffer
de pre-carga para que entre al Pipeline, y otra copia del mismo al cache, inmediatamente
llegarán desde el Caché las otras instrucciones que pasan al buffer.
2. Primera Decodificación: A la Unidad de Decodificación llegan los primeros 3 Bytes de cada
instrucción para separar su código de operación del número que hace referencia a la
dirección del dato. Dicho número pasará a la Unidad de Segmentación y Paginación, que
formará la dirección del dato a operar, de modo que pueda ser leído del caché (si está en
éste).
3. Segunda Decodificación: El Código de Operación es decodificado y se determina la
secuencia de micro-código de la ROM de Control que generará las señales de control, dichas
señales las genera la UC, para así ejecutar los pasos que dicha instrucción requiere. Si la
instrucción es simple se ejecuta en 1 pulso. En el momento en que I1 pasa por esta etapa del
“pipeline”, la I2 entra en la “Primera Decodificación”.
4. Ejecución: Se ejecuta lo pedido en la instrucción. Paralelamente a esto la I2 pasa a la etapa
de “Segunda Decodificación”, y la I3 ingresa a la etapa de “Primera Decodificación”.
5. Almacenamiento de Resultados: A esta etapa final del Pipeline llega I1 completándose su
ejecución. Al mismo tiempo la instrucción I2 entra a la etapa de “Ejecución”, obteniéndose
del caché el dato (si es que está en este), la instrucción I3 llega a la “Segunda decodificación”
e I4 entra en la “Primera Decodificación”.

Pentium
Posee un pipeline de 5 etapas y dos unidades de ejecución constituidas por dos UAL. El Bus de Datos
es de 64 bits, por esto los dos cachés reciben el doble de datos o instrucciones que en el 486. El
Pentium contiene 2 Pipelines para instrucciones que operan con números enteros para poder
procesar 2 instrucciones de forma independiente (significa que los resultados de las operaciones
ordenadas se obtienen a un mismo tiempo), esto lo hace un procesador “Superescalar”, capaz de
terminar de ejecutar 2 instrucciones en un pulso, como los procesadores RISC; por esto requiere un
caché para datos y otro para instrucciones. Además, existen por duplicado la Unidad Decodificadora,
la Unidad de Segmentación, y la UAL. Cuando opera con números enteros funciona como un
procesador “Superescalar”. Una instrucción para números en punto flotante opera con datos de 64
bits, que ocupan los 2 Pipelines para números enteros, por lo que estas no pueden ejecutarse junto
a otra instrucción.
CISC (Complex Instruction Set Computer) Computadoras con un conjunto de instrucciones
complejo. Posee entre 200 y 300 instrucciones que según la cantidad de pasos pueden ser simples,
menos simples y complejas. Esta complejidad implica un número muy variado de formatos de
instrucciones de diferente longitud y disposición de la información en cada formato, por lo que su
etapa de decodificación no puede ser muy rápida por requerir una circuitería complicada. Los
procesadores CISC tiene pocos registros, lo cual implica una mayor cantidad de pasos de ejecución.
La traducción de las instrucciones las realiza el hardware, dado que la secuencia de pasos simples
que una UCP hace para ejecutar cualquier instrucción están memorizadas en la ROM de Control que
forma parte de la UC donde están guardados dichos pasos. Un procesador CISC debe contener una
ROM con los microcódigos para poder ejecutar instrucciones complejas.
Un CISC tiene limitaciones en su productividad (inst/seg) por requerir una decodificación compleja
que consume tiempo, y por ser su pipeline insuficiente si entran en él instrucciones simples o
complejas.

RISC (Reduced Instruction Set Computer) Computadoras con un conjunto de instrucciones

reducido. Un RISC debe presentar un gran número de registros, lo cual permite que haya menos
accesos a memoria, teniendo como consecuencia, la ganancia de tiempo. Su repertorio de
instrucciones es sencillo, todas son de igual tamaño, con su cod-op y operandos en igual disposición
y con pocos modos de direccionamiento, con el objetivo de simplificar el decodificador y UC para
que la ejecución de cada instrucción sea lo más rápido posible. No requiere una ROM de Control
para guardar cada microcódigo que debe aparecer en las salidas de la UC con cada pulso de reloj, a
fin de darle órdenes al procesador. Dado que la mayoría de las instrucciones son sencillas y
ejecutables en igual cantidad de pasos, aumenta considerablemente el rendimiento del pipeline RISC
en comparación al de un CISC.

Hyper Threading.
El Hyper Threading permite que un único procesador físico, que ocupa un chip, aparezca ante el
sistema operativo o programas de usuario como 2 procesadores lógicos, capaces de ejecutar 2
subprocesos en paralelo.
Lo que se consigue es que cada núcleo asigne recursos a dos hilos a la vez. Gracias a esto, las tareas
se organizan de manera más eficiente en el procesador, y éste está menos tiempo parado, por lo
que las tareas se realizan más rápido.

Bus PCI (Peripheral Component Interconnect): Posee independencia del procesador y del
subsistema de memoria, versatilidad de conexionado con otros buses, 64 líneas de datos y una
característica especial llamada “Plug n Play” (conecta y opera). Se comunica mediante el puente PCI
con el bus local que va de la UCP y con el bus de memoria. Posee un árbitro del bus PCI que
transforma las órdenes hacia la memoria en una secuencia de señales para ella.
Presenta 64 líneas A/D(adress/data) que en un ciclo pueden utilizarse para direccionar un dispositivo
PCI, y en el siguiente, para transferir datos ahorrando espacio. Las órdenes se dan por códigos de 4
bits en 4 líneas designadas C/BE. El código de comando se envía por estas 4 líneas en el mismo ciclo
en que una dirección se pone en las líneas A/D. En los ciclos en que por las líneas A/D se envían
datos mediante una combinación binaria, se indican cuáles de los 8 bytes que van por las 64 líneas
A/D deben seleccionarse. Suponiendo que el Máster gana el control de bus, y que el mismo se
efectiviza más tarde en un ciclo 1, dicho Máster activa la línea Frame de transacción en curso y envía
una dirección en curso a través de la línea A/D, a la par que ordena una transacción mediante un
código en las 4 líneas C/BE#. El Slave que reconoce como una de sus direcciones esa dirección, la
guardará junto con la orden.

USB (Universal Serial Bus):

Permite conectar dispositivos mientras el equipo está funcionando sin reconfigurar el sistema y sin
tener que abrir el gabinete. Instala hasta 127 dispositivos en un solo equipo, con conectores que
evitan errores de conexionado. Facilita la conexión de dispositivos que operen en tiempo real. No
permite transferir directamente datos entre periféricos conectados a él. Cuando se conecta un
dispositivo, el adaptador USB detecta el evento y llama a una subrutina que lee el dispositivo y sus
características. Si es compatible, le asigna una dirección entre 1 y 127 y ordena escribir ésta en los
registros de configuración del dispositivo.
Se distinguen dos tipos de software, el Client Software (ve a los dispositivos como entidades lógicas
identificables por un número, denominadas funciones) y el USB System Software, el cual es un
software del SO que soporta al USB.
Cada transferencia de datos entre MP y un dispositivo consta de una o más transacciones, las cuales
se realizan mediante el envío de paquete/s en un frame, es decir, 1mseg.

Controlador-Adaptador USB (CAUSB): Es un adaptador que permite regular velocidades de

transferencia hasta 1.5 Mbyte/seg para dispositivos lentas y hasta 12 Mbyte/seg para dispositivos
veloces, y hasta 60 Mbyte/seg para dispositivos más veloces. El CAUSB decide cual dispositivo puede
enviar o recibir datos a través del conexionado. Para ello envía un paquete de bits que llega a todos
los dispositivos. Inicia todas las transferencias y las traduce en paquetes que envía por el bus.

Bus SCSI (Smalls Computers System Interface): Bus Asincrónico, el “Master” activa una línea en un
instante no regido por un Ck, a esto le sucede una respuesta del “Slave”. La activación de una línea
depende de la activación de otra línea. Tiene líneas conductoras de poca longitud, es un bus externo
al computador en el cual uno de sus extremos se conecta al bus PCI a través de un adaptador-
controlador SCSI. Se pueden conectar a este hasta 7 periféricos (conexión Daisy Channel) con una
longitud máxima de 6 metros. Es apto para unidades de CD, HD, Cintas Magnéticas, RAID,
multimedia, etc. SCSI-1 tiene 8 líneas para datos y velocidad de hasta 5 Mbytes/seg, el SCSI-2 tiene
16 o 32 líneas y una velocidad de 20 Mb/seg o 40 Mb/seg. Cada unidad SCSI tiene una dirección (ID)
de 0 a 7 configurable por jumpers. Con esta tecnología pueden comunicarse una unidad de cinta y
un HD (ambas SCSI) sin pasar por memoria principal y sin intervención de la UCP ejecutando
programas. Cualquier unidad SCSI puede tomar el control del bus como Master y enviar por el bus la
dirección de la unidad “target” (Slave) con la que quiere comunicarse. Las direcciones, comandos y
datos viajan por las mismas 8 líneas en distintos momentos.

Acceso Directo a Memoria

Fases de Lectura por ADM: En lectura, los bits de datos que están en ek sector son leídos en serie
por la cabeza y pasan al port de datos de la interfaz. A medida que llegan, salen en paralelo por el
bus hacia la zona de la MP reservada para ellos. Cuenta de 5 fases:
1. Fase de preparación: Cuando la UCP ejecuta el código máquina, se ordena que pase a
ejecutarse una subrutina del SO para determinar la ubicación de origen y destino de los
datos, y para inicializar el port de comandos de la ICD y registros de la CADM.
2. Sincronización: El objetivo es determina el momento en que el cabezal accedió al CHS
ordenado, para que la CADM transfiera por ADM los 512 bytes de memoria al port.
Transcurre desde que al port de control llega el CHS hasta que el cabezal accede al mismo.
3. Lectura del campo de datos del sector accedido: a medida que la cabeza va leyendo, la
electrónica va enviando hacia la ICD información en serie.
4. Fase de transferencia por ADM sucesivos: cada byte sale en paralelo por las líneas de datos
del bus, para ser escrito en memoria.
5. Verificación de la correcta realización de la operación ordenada: el registro de status de cada
interfaz de periférico indica si una operación ordenada a la misma ha sido exitosa o no.
Fases de Escritura por ADM: Los bytes a escribir van llegando por el bus al “Port de datos” y a
medida que llegan a éste, los bits de esos bytes pasan en serie hacia la cabeza, para que los escriban
en el sector accedido. Cuenta de 5 fases:
1. Fase de preparación: Cuando la UCP ejecuta el código máquina, se ordena que pase a
ejecutarse una subrutina del SO para determinar la ubicación de origen y destino de los
datos, y para inicializar el port de comandos de la ICD y registros de la CADM.
2. Sincronización: El objetivo es determina el momento en que el cabezal accedió al CHS
ordenado, para que la CADM transfiera por ADM los 512 bytes de memoria al port.
Transcurre desde que al port de control llega el CHS hasta que el cabezal accede al mismo.
3. Fase de transferencia: el CADM detecta la DRQ por lo que ella tomo el control del bus que
comunica con la memoria. La CADM activa las líneas DACK e IOW que llegan a la ICD. IOW
ordena que el port de datos de la ICD tome la información que llegue por las líneas de datos
del bus ISA. La CADM coloca el contenido de su RDI en las líneas de dirección del bus y
ordena la lectura de la memoria principal. El RDI es incrementado en 2 para acceder a los
dos bytes siguientes y el RC es decrementado en dos. Si el contenido del registro RC no es
cero, se vuelve al principio, sino la CADM pone en uno el bit de RS que indica que la
transferencia del bloque se completó.
4. Escritura del sector bajo control de la electrónica de la disquetera: Cada dos bytes que llegan
en paralelo, son convertidos a bits en serie y enviados a la electrónica de la disquetera. Ésta
los envía a la cabeza seleccionada para su escritura en el campo de datos del sector
correspondiente. Al finalizar, la electrónica enviará señales a la ICD para que indique en su
port de status si la operación de escritura ordenada fue exitosa.
5. Verificación de la correcta realización de la operación ordenada: el registro de status de cada
interfaz de periférico indica si una operación ordenada a la misma ha sido exitosa o no

NorthBridge y SouthBridge
El termino bridge (puente) se refiere a un circuito entre 2 o más buses conectados.
El NB y el SB se interconectan entre sí por un bus rápido.
El NB es un chip integrado a la mother que regula la transferencia entre los componentes más
rápidos:
 Entre el bus frontal del procesador y el de la MP.
 Entre el bus de la tarjeta gráfica y el bus de memoria.
 Entre el bus ultrarrápido de E/S y el bus de MP o FSB.
El NB organiza, sincroniza y regula el flujo de datos entre la MP y los otros buses vinculados.
También regula la tensión eléctrica.
El SB está dedicado a los buses de los periféricos más lentos como el USB. El SB soporta, sincroniza
mediante buffers y controla los buses de los periféricos y el tráfico del BIOS. Transmite la
información de los periféricos al NB rápidamente y este lo distribuye a la memoria o al procesador.