muestra una aplicación típica utilizada para implementar un sistema analógico a través de un

sistema de procesamiento de señales digitales. La señal de entrada analógica se alimenta a

través de un filtro de suavizado analógico cuya banda de detención comienza a la mitad de la
frecuencia de muestreo FS para suprimir las frecuencias de espejo no wonted que ocurren
durante el proceso de muestreo. A continuación, el convertidor de analógico a digital (ADC)

sigue que, por lo general, se implementa con un circuito de muestra y retención y de

cuantización (y codificador). El circuito de procesamiento de señal digital realiza los pasos que
en el pasado habrían sido implementados en el sistema analógico. Es posible que queramos
seguir procesando o almacenemos (es decir, en CD) los datos procesados digitales, o nos
gustaría producir una señal de salida analógica (por ejemplo, señal de audio) a través de un
convertidor de digital a analógico (DAC) que sería la salida del sistema analógico equivalente.

Además, se necesita un gran número de puertas NAND para construir un objeto DSP simple.
Un sumador de 4 bits rápido, por ejemplo, utiliza unas 130 puertas NAND. Esto hace que las
tecnologías de granularidad fina no sean atractivas en la implementación de la mayoría de
algoritmos DSP.

La mayoría de los dispositivos SRAM pueden ser programados por un flujo de un solo bit que
reduce los requisitos de cableado, pero también aumenta el tiempo de programación
(típicamente en el rango MS). Los dispositivos SRAM, la tecnología dominante para FPGAs, se
basan en la tecnología de memoria CMOS estática y son programables en el sistema y de
nuevo. Requieren, sin embargo, un dispositivo externo de "arranque" para la configuración.
Los dispositivos de memoria de solo lectura programable eléctricamente (EPROM) se utilizan
generalmente en un modo programable CMOS de una sola vez debido a la necesidad de
utilizar luz ultravioleta para el borrado. La memoria CMOS de solo lectura programable y
borrable eléctricamente (E2PROM) se puede utilizar como programable de nuevo y en el
sistema. EPROM y E2PROM tienen la ventaja de un tiempo de configuración corto.
Se puede concluir que las familias modernas de FPGA proporcionan la mejor complejidad de
DSP y la máxima velocidad. Esto se atribuye al hecho de que los dispositivos modernos
proporcionan una lógica de transporte rápido (véase la sección 1.4.1, pág. 18) con retrasos
(menos de 0,1 NS por bit) que permiten a los agregadores rápidos con gran ancho de bits, sin
la necesidad de costosos decodificadores "de transporte

Algunas de estas características son (dependiendo de la aplicación específica) más relevantes

para la aplicación DSP que otros. Resumimos la disponibilidad de algunas de estas
características clave en las tablas 1,4 y 1,5 para Xilinx y altera, respectivamente. La primera
columna muestra el nombre de la familia de dispositivos. Las columnas 3 − 9 muestran las
características relevantes (para la mayoría de las aplicaciones DSP): (3) el soporte de la lógica
de transporte rápido para el sumador o el Subtractor, (4) el multiplicador de matriz incrustado
de 18 × 18 bits de ancho, (5) la RAM en chip implementada con la LEs, (6) el bloque de
memoria de kbit en chip de tamaño más grande de aproximadamente 1-16 kbit, (7) el bloque
de memoria de Mbit en chip de tamaño más grande de aproximadamente 1 mega bit, (8)
microprocesador integrado: PowerPC de IBM en Xilinx o el procesador ARM disponible con
dispositivos altera, y (9) el precio objetivo y la disponibilidad de la familia del dispositivo. El
dispositivo que ya no se recomienda para los nuevos diseños se clasifica como maduro con m.
los dispositivos de bajo costo tienen un solo $ y los dispositivos de rango de precio alto tienen
$2 $.

Para aplicaciones de mayor frecuencia, se puede esperar que las FPGAs tengan una disipación
de potencia más alta.
La ventaja de PDSP proviene del hecho de que la mayoría de los algoritmos de procesamiento
de señales se multiplican y acumulan (MAC) intensivo.

Mediante el uso de una arquitectura de canalización de varias etapas, PDSPs puede alcanzar
las tarifas de MAC limitadas sólo por la velocidad del multiplicador de matriz. Puede encontrar
más detalles sobre los PDSPs en el capítulo 9. Se puede argumentar que un FPGA puede
también ser utilizado para implementar las células MAC [17], pero los problemas de coste más
a menudo darán a PDSPs una ventaja, si el PDSP cumple la tarifa deseada MAC.

Por otro lado, ahora encontramos muchas aplicaciones de procesamiento de señal de ancho
de banda alto, como la transmisión inalámbrica, multimedia o por satélite, y la tecnología
FPGA puede proporcionar más ancho de banda a través de múltiples celdas MAC en un chip.

varios algoritmos como CORDIC, NTT o algoritmos de corrección de errores, que se discutan
más adelante, donde la tecnología FPL ha demostrado ser más eficiente que un PDSP. Se
asume [18] que en el futuro PDSPs dominará las aplicaciones que requieren algoritmos
complicados (por ejemplo, varias construcciones if-then-else), mientras que las FPGA
dominarán más aplicaciones front-end (sensor) como filtros FIR, algoritmos CORDIC o FFTs,
que será el foco de este libro.

IMPLEMENTACION DE DISEÑO

La mejor utilización de un dispositivo se logra típicamente en el nivel de la puerta usando los

lenguajes de diseño de transferencia de registro

Macrocells proporciona al diseñador una colección de funciones predefinidas, como

microprocesadores o UARTs.

Utilizando la interfaz JTAG de los FPGA modernos también podemos monitorear directamente
el procesamiento de datos en la FPGA: podemos leer sólo las células de e/s (que se llama un
escaneo de límites) o podemos leer todas las flip-flops internas (que se llama un escaneo
completo). Si se produce un error en la depuración del sistema, es necesario volver a la
entrada de diseño. En general, la decisión de si trabajar dentro de un entorno gráfico o de
diseño de texto es una cuestión de gusto personal y experiencia previa. Una presentación
gráfica de una solución DSP puede enfatizar el flujo de datos altamente regular asociado con
muchos

Example 1.1: Comparison of VHDL Design Styles ---pagina 15

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