INFORME CONVERSOR DE

BCD A 7 SEGMENTOS

Presentado por:

Nicolás Mora

Gustavo Parra

Daniel Moreno

LABORATORIO DE ELECTRONICA DIGITAL

UNIVERSIDAD AUTONOMA DE BUCARAMANGA

Septiembre 2018

Objetivo general:
Realizar un conversor de BDC a salida 7-
segementos
Objetivos específicos:
 Desarrollar un código que permita
la conversión de dicho sistema
 Crear una prueba de la simulación
Procedimiento:
1. Como primera medida se crea un
nuevo proyecto en el software ise
desing
2. Seguidamente se define por defecto
el programa a realizar
3. Se definen las variables a trabajar,
determinando si estas son entradas
o salidas del sistema a realizar,
también se deben definir los
tamaños o el numero de bits a usar
en cada variable
4. Posteriormente se deben llamar al
código las librerías que se requieran
en el desarrollo de la practica
5. Luego se procede a la realización del
código línea a línea teniendo en
cuenta las variables y la arquitectura
a usar
6. Se implementa la función when
select para comparar los valores de
entrada y salida, de esta manera
definir en el programa la acción a
ejecutar
7. Después de implementar el código se
verifica su sintaxis
8. Seguidamente se realiza una nueva
prueba determinando los valores de
entrada al conversor y se mira la
salida del mismo
Desarrollo:
Se busca conseguir la simulación de un
conversor de entrada BCD hacia una
salida de 7 segmentos, para esto se usa la
programación en vhdl, para comenzar se
hace todo el análisis en función de la
herramienta when select, esta permite
hacer la comparación entre los datos de
entrada y la salida, cabe aclarar que se
definen previamente el bus de entrada y
salida de datos a manejar, en este caso
particular se manejan bus de datos de 4
bits en la entrada y a la salida se tienen 7
bits
Para la elaboración de esta simulación se
opera, manipulando las entradas al
sistema, tomando dos valores por
encima del numero 9 en base de 4 bits y
dos números mas por debajo de este,
también en la base de 4 bits, al realizar la
simulación se logra ver la salida de cada
dato incial y corresponde a la lógica que
se pretende desarrollar
Código ise desing:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity BDC_7SEG is
Port ( BCDIN : in STD_LOGIC_VECTOR
(3 downto 0);
SEGOUT : out STD_LOGIC_VECTOR
(6 downto 0));
end BDC_7SEG;
architecture Behavioral of BDC_7SEG is

begin
WITH BCDIN SELECT SEGOUT <=
"0000001" WHEN "0000",
"1001111" WHEN "0001",
"0010010" WHEN "0010",
"0000110" WHEN "0011",
"1001100" WHEN "0100",
"0100100" WHEN "0101",
"0100000" WHEN "0110",
"0001111" WHEN "0111",
"0000001" WHEN "1000",
"0000100" WHEN OTHERS;

end Behavioral;

SIMULACIÓN: