UNA METODOLOGÍA DE DISEÑO DE PLATAFORMA DE PROCESADOR

INTEGRADA PARA LA EDUCACIÓN RÁPIDA EN DISEÑO DIGITAL

Con el fin de enseñar el diseño rápido de procesadores embebidos utilizando una
metodología de diseño descendente, se revisaron las arquitecturas informáticas
contemporáneas selectivas antes de la arquitectura de conjunto de instrucciones de
diseño (ISA), seguido de una implementación de comportamiento. Finalmente, se
desarrolló una plataforma de procesador embebido RTL dentro de un solo semestre
utilizando FPGA y conjuntos de herramientas asociadas bajo un enfoque de abajo hacia
arriba.
En el tema especial, el diseño y la verificación de RTL son altamente enfatizados. Para
lograr un diseño de sistema digital desde los fundamentos hasta las plataformas de
procesador dentro de un semestre utilizando la metodología EP2D, el "logro rápido de
diseño" se consideró uno de los aspectos clave. Otros dos, "mejora continua del diseño"
y "diversidad de diseño", se consideraron necesarios para aprovechar este curso
continuamente, así como para permitir una migración sin problemas a cursos de nivel
superior.

. Realización de diseño rápido

El diseño y la reutilización basados en HDL constituyen un enfoque viable para lograr
un diseño rápido del sistema digital en RTL. Dado que cada diseño debe ser verificado,
utilizamos tanto la simulación como la emulación. El uso combinado de las
herramientas de automatización de diseño electrónico (EDA) para la simulación y la
herramienta de postimulación rápida y flexible desarrollada para la metodología EP2D
para la emulación, respectivamente, puede ser preferible para proyectos de aula basados
en FPGA. En particular, la verificación intensiva y extensa también se puede hacer
rápidamente aplicando varios puntos de referencia a la herramienta de emulación, que
puede ejecutar automáticamente los puntos de referencia. Finalmente, la evaluación
sistemática del diseño puede realizarse en términos de precisión de diseño y
rendimiento.

. Mejora continua del diseño

Para mejorar un curso de diseño digital continuamente, los códigos HDL se han
desarrollado con los códigos existentes y para la futura reutilización. Una biblioteca de
diseño HDL jerárquica y modular puede proporcionar una difusión eficiente, así como
una reutilización rápida y precisa.
De acuerdo con la estructura jerárquica y modular de la biblioteca, la adición de un
diseño avanzado se puede hacer sistemáticamente para un diseño rápido en el futuro.
Por ejemplo, la instrucción en fundamentos digitales como el diseño lógico
combinacional y secuencial se aplica directamente al diseño a nivel de componente. El
diseño a nivel de bloque se puede hacer rápidamente utilizando los componentes
desarrollados con la lógica de cola. Eventualmente, los bloques pueden interconectarse
entre sí para construir un sistema en RTL rápidamente. Como era de esperar, las
actualizaciones y cambios continuos de diseño también se pueden lograr de manera
sistemática y rápida. Así como los ejemplos son para enseñar, varios modelos de
hardware en la biblioteca pueden contribuir de manera efectiva al aprendizaje de los
estudiantes en el diseño de sistemas digitales.

III. Diversidad de diseño diverso

Dado que los estudiantes no siempre poseen la misma capacidad de diseño, varias tareas
de diseño pueden motivarlos a un mayor rendimiento. En la metodología EP2D se
pueden utilizar diferentes tipos de tareas de diseño de procesadores integrados para
diferentes niveles de estudiantes. Por ejemplo, una computadora de conjunto de
instrucciones reducido (RISC) y un procesador RISC superscalar se utilizan para las
tareas de diseño preliminar y avanzado, respectivamente. Además, la experiencia de
diseño de los estudiantes con la metodología EP2D puede facilitar el avance al siguiente
nivel de cursos de diseño de sistemas digitales. Como resultado, los estudiantes pueden
adquirir conocimientos y enriquecer su experiencia de diseño mientras diseñan
diferentes arquitecturas a través de múltiples resúmenes de diseño.

I. Una verificación de post-simulación RTL rápida y flexible

En el nivel superior, cada nuevo componente se puede verificar mediante simulaciones
RTL. Dependiendo de la complejidad y la escala del componente, se puede recomendar
una emulación RTL adicional. Una vez que se verifican todos los componentes,
generalmente se puede implementar un bloque al integrar los componentes con las
lógicas de pegamento. En este nivel de verificación, la mayor parte de la verificación de
la interfaz principal entre los componentes se puede realizar de manera eficiente y
rápida bajo una emulación de RTL sincronizada con reloj, fuera de chip, manual. Como
sucede con la verificación a nivel de bloque, se requiere una emulación RTL intensiva a
nivel de sistema antes de realizar una emulación exhaustiva y exhaustiva a nivel de
sistema. Al comienzo de la verificación a nivel del sistema, un grupo de pruebas puede
realizarse de forma manual o automática. Estas pruebas pueden representar el mismo o
similar tipo de operaciones o instrucciones para detectar errores. Finalmente, se puede
llevar a cabo una verificación exhaustiva a gran escala utilizando puntos de referencia
completos después de evaluar y depurar errores triviales.

I. Una herramienta de emulación para una verificación rápida y flexible de RTL

La verificación de una plataforma de procesador integrada en RTL requiere la ejecución
de una enorme cantidad de instrucciones diseñadas en el procesador. Rastrear todas las
instrucciones probadas es una tarea desalentadora. La rápida emulación de RTL para las
pruebas de instrucción contribuye a la velocidad del proceso de verificación de RTL en
general. Para lograr este objetivo, se utilizó una herramienta de verificación de post-
simulación RTL en todo el proceso de diseño.
Hay tres módulos para admitir la emulación flexible: la generación de señal, el
almacenamiento y los módulos de E / S. Usando estos módulos, las operaciones de la
plataforma del procesador pueden verificarse a través de múltiples niveles dependiendo
del modo de emulación configurado. Hay dos modos de emulación principales, un
modo de reloj manual, fuera de chip y un modo de reloj automatizado, en chip. Por
ejemplo, se puede realizar el rastreo manual utilizando modos de rastreo más detallados
seguidos por pruebas exhaustivas en chip de alta velocidad automatizadas.

CONCLUSIONES
La metodología de diseño de la plataforma de procesador rápido se utilizó con éxito en
todo el proyecto de diseño. En particular, la metodología de verificación rápida de RTL
y la herramienta de emulación rápida y flexible pueden aprovechar la educación de
diseño de la plataforma de procesador integrado basada en FPGA. En consecuencia,
todo el proceso de diseño digital, desde los fundamentos digitales a las plataformas de
procesadores, se realizó en un solo semestre.
A medida que las tecnologías evolucionen, este curso se complementará continuamente
con nuevas tecnologías y materiales educativos. Como un esfuerzo extendido, planeo
desarrollar un conjunto de herramientas basadas en la interfaz gráfica de usuario (GUI)
para ayudar a diseñar la calidad de la industria de plataformas de procesadores en el
aula.