UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Universidad del Perú, Decana de América

Facultad de Ingeniería Electrónica

ESCUELA ACADÉMICA: 19.1

ASIGNATURA: Laboratorio de Microelectrónica

TEMA: Informe Previo N°1

DOCENTE: Dr. Ruben Alarcón Matutti

ALUMNA: Nomberto Trujillo Yosselyn Francis 13190180

FECHA: 15 de Abril del 2019

 INFORME PREVIO N°1
1. Presentar en el laboratorio el LAYOUT del inversor realizado por Ud. Considerar para
el layout el esquema de la Fig. A y la Fig. B del diagrama de barras (sticks). Tratar de
conseguir un layout de dimensiones mínimas. Mostrar y describir las vistas de corte 2D
y 3D
LAYOUT DEL INVERSOR

VISTA EN 2D
 VISTA EN 3D

2. Para el LAYOUT del inversor (muestre el procedimiento empleado):

 Hallar la frecuencia máxima de operación.

 𝟏
= 𝟒𝟕. 𝟔𝟐𝑮𝑯𝒛
𝟐𝟏𝒑𝒔

 El área ocupada por el layout

Á𝑹𝑬𝑨 = 𝟐𝟑 × 𝟓𝟑 = 𝟏𝟐𝟏𝟗𝜆2
3. Para el LAYOUT del inversor, extraer la descripción CIR (Spice) y la descripción CIF
(Caltech Intermediate Form) del inversor. En cada caso, establecer las principales reglas
de sintaxis y describir sus contenidos.
Archivo Spice:

NODOS TRANSISTORES MOS CAPACIDADES PARÁSITAS

1: VDD Tipo N: W= 0.50um L= 0.25um C3 – nodos 3 y 0: 1.439fF
3: "OUTPUT" Tipo P: W= 0.75um L= 0.25um C6 – nodos 6 y 0: 0.143fF
6: "INPUT"
  Se puede observar de acuerdo a la información del archivo que las dimensiones
del polisilicio es de Ancho de 0.50um y el largo es de 0.25um, tanto para el que
se encuentra sobre el transistor P y el transistor N.
 Y las capacitancias de entrada y salida juntas a las que se encuentran en el
contacto Vdd y uno de los contactos del P-MOS.

C3=1.43 fF

L=0.25 um

w=0.50 um
C4=0.638 fF

C2=2.006fF C6=0.143 fF

Archivo Cif (scale(nm):125)

Los archivos CIF proporcionan información sobre los componentes del diseño que se realizan en
base a figuras geométricas como polígonos y líneas definiendo sus vértices. Las reglas establecen
que:

 Los polígonos (P) deben tener al menos tres puntos. Un polígono cualquiera de más puntos
es aceptado.
 Las líneas (L) deben tener al menos un punto.
 Pueden introducirse comentarios.
 La letra final E indica el final del archivo.

Coordenadas del n-well L 1:
P 2,13 32,13 32,33 2,33;
Coordenadas de los contactos L 19:
P 22,22 24,22 24,24 22,24;
P 12,22 14,22 14,24 12,24;
P 51,22 53,22 53,24 51,24;
P 41,22 43,22 43,24 41,24;
P 6,15 8,15 8,17 6,17;
Coordenadas del polisilicio L 13:
P 46,13 48,13 48,28 46,28;
P 19,13 46,13 46,15 19,15;
P 17,13 19,13 19,28 17,28;
Coordenadas del metal L 23:
P 20,20 26,20 26,26 20,26;
P 50,26 54,26 54,36 50,36;
P 30,25 34,25 34,36 30,36;
P 11,26 15,26 15,36 11,36;
P 4,13 10,13 10,19 4,19;
P 39,20 45,20 45,26 39,26;
P 10,20 16,20 16,26 10,26;
P 26,21 39,21 39,25 26,25;
P 49,20 55,20 55,26 49,26;
Coordenadas de difusión p L 17:
P 18,23 28,23 28,28 18,28;
P 18,18 28,18 28,23 18,23;
P 17,19 28,19 28,27 17,27;
P 14,19 19,19 19,27 14,27;
P 8,18 18,18 18,28 8,28;
P 15,19 21,19 21,27 15,27;
Coordenadas de difusión n L 16:
P 47,18 57,18 57,23 47,23;
P 46,19 57,19 57,27 46,27;
P 43,19 48,19 48,27 43,27;
P 37,18 47,18 47,28 37,28;
P 2,11 12,11 12,21 2,21;
P 44,19 50,19 50,27 44,27;
P 47,23 57,23 57,28 47,28;
2.33 32,33

48,28
17,28 19,28 46,28

12,24 14,24 22,24 24,24 41,24 43,24 51,22 53,24

6,17 8,17

14,22 24,22 43,22 53,22

12,22 22,22 41,22 51,22

19,15
6,15 46,15
32,13 48,13
2,13 17,13 19,13
46,13

11,36 15,36 34,36 54,36

30,36 50,36

20,26
16,26 26,26 39,26 45,26 55,26
10,26 39,25
49,26
55,26
26,25
4,19 11,26
26,21
10,19
50,26 54,26
15,26
39,21
0
30,21

16,20 26,20 45,20 55,20

10,2 39,20 49,20
0 20,20

10,13
4,13
4. Presentar en el laboratorio el LAYOUT del circuito mostrado en la Fig. C, revisar la
teoría de su funcionamiento y explique.

El disparador Schmitt es un comparador de aplicación que cambia la salida negativa

cuando la entrada pasa hacia arriba a través de un voltaje de referencia positiva. A
continuación, utiliza la retroalimentación negativa para evitar cambiar de nuevo a otro
estado hasta que la entrada pasa a través de un umbral más bajo de voltaje,
estabilizando así la conmutación rápida de disparo contra el ruido a medida que pasa el
punto gatillo.

El funcionamiento El Schmitt Trigger usa la histéresis para prevenir el ruido que podría
tapar a la señal original y que causaría falsos cambios de estado si los niveles de
referencia y entrada son parecidos. Para su implementación se suele utilizar un
amplificador operacional realimentado positivamente, para lograr que sea inestable y
su salida siempre sature en alguno de los dos valores de tensión de alimentación del
amplificador. Los niveles de referencia pueden ser controlados ajustando las resistencias
R1 Y R2.
VISTA DEL LAYOUT
 VISTA EN 3D

ANALIZANDO LA RESPUESTA

𝟏
= 𝟐𝟑, 𝟖𝑮𝑯𝒛
𝟒𝟐𝒑𝒔
GRÁFICA DE HISTERESIS

ARCHIVO CIR
 ARCHIVO CIF

5. Para circuitos digitales MOS mostrados en las figuras 1, 2,3. Analizar y determinar la
función lógica de la salida de los circuitos. Presentar el LAYOUT (manual y de menor
área) como mínimo de DOS de ellos y corroborar su función lógica mediante
simulación medir el ÁREA del layout y hallar la frecuencia MÁXIMA de operación.

PARA LA FIGURA 1
 TABLA DE VERDAD Y FUNCIÓN LÓGICA
S Ln1
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
Ln2 F
0 1=not ln1
1 1=not ln1
0 0=not ln1
1 0=not ln1
0 1=not ln2
1 0=not ln2
0 1=not ln2
1 0=not ln2

S F

0 ̅̅̅̅̅
𝐼𝑛2

1 ̅̅̅̅̅
𝐼𝑛1

𝑭=̅
𝑺. ̅̅̅̅̅
𝑰𝒏𝟐 + 𝑺. ̅̅̅̅̅
𝑰𝒏𝟏

Se observa dos puestas de paso: El de la parte superior deja pasar In2 cuando S es “0”,
pero al ser “0” bloquea la puerta inferior. De modo similar, en la parte inferior deja pasar
In1 cuando S es “1” y se bloquea la puerta superior. Cuando conduce una de las puertas
se conecta a un inversor que finalmente es la salida.
IMPLEMENTANDO EL CIRCUITO Y VIENDO SU FRECUENCIA
MÁXIMA

𝟏
= 𝟐𝟒. 𝟗𝑮𝑯𝒛
𝟑𝟒𝒑𝒔

ÁREA DEL LAYOUT

A=48 𝛌 x68 𝛌 =3264 𝛌𝟐
PARA LA FIGURA 2

TABLA DE VERDAD Y FUNCIÓN LÓGICA

A B C D OUT
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0

OUT= A.B + C.D

IMPLEMENTANDO EL CIRCUITO Y VIENDO SU FRECUENCIA

MÁXIMA

𝟏
= 𝟓𝟓. 𝟓𝑮𝑯𝒛
𝟏𝟖𝒑𝒔
ÁREA DEL LAYOUT
A=72 𝛌 x76𝛌 =5472 𝛌𝟐
PARA LA FIGURA 3
 Como se puede observar en el diseño sobresale las puertas de paso P1 y P2, se
analizará el comportamiento del sistema a continuación:

 Si CLK = 1 => La puerta de paso P1 está habilitado y la puerta de paso P2 se encuentra

deshabilitado por lo lanto la salida que se obtiene son las siguientes:

 Si CLK = 0 => La puerta de paso P1 está deshabilitado y la puerta de paso P2 se

encuentra habilitado por lo tanto la salida que se obtiene son las siguientes:

 Por lo tanto el circuito tiene capacidad de retener el valor que estaba en la entrada
D cuando el CLK = 1 por ello el circuito es un Latch tipo D.
PARA LA FIGURA 3

IMPLEMENTANDO EL CIRCUITO Y VIENDO SU FRECUENCIA

MÁXIMA

𝟏
= 𝟗𝟖𝟔, 𝟐 𝑴𝑯𝒛
𝟏𝟎𝟏𝟒𝒑𝒔
 ÁREA DEL LAYOUT
A=160 𝛌 x258𝛌 =41280 𝛌𝟐

TABLA DE VERDAD Y FUNCIÓN LÓGICA

CLK D Q NOT Q
0 0 LATCH LATCH
0 1 LATCH LATCH
1 0 0 1
1 1 1 0

Qn+1= D SIEMPRE QUE CLOCK PASE A 1

Qn+1= D.CLK+ NOT Q

CUANDO CLOCK ESTA EN “0” NO HAY CAMBIO CONSERVA EL ESTADO MÁS PRÓXIMO