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1.

Analizar la estructura del IC 7490, Tabla de estados y diagramas de tiempo; asimismo su


funcionamiento y describa la función de los pines del IC, luego configure el circuito
contador BCD “up” modulo 10 (Desarrolle la simulación digital utilizando Programas
adecuados).

NOMBRES DE LOS PINES

 CP0: Reloj (activado por borde inferior) va de entrada dos cinco secciones.
 CP1: Reloj (activado por borde inferior) va de entrada entre cinco secciones.
 MR1, MR2: Master Reset (borra las entradas).
 MS1, MS2: Master Set (Preset-9) entradas.
 Q0: de salida de la sección entre dos.
 Q1, Q2, Q3: salidas desde entre cinco.

SIMBOLO LOGICO

DIAGRAMA LOGICO
DESCRIPCION FUNCIONAL

El 74LS90 es de 4 bits decode tipo onda, este dispositivo consta de cuatro maestro esclavo
flip-flops que son conectados internamente para proporcionar una división por dos
secciones y una división por cinco. Cada sección tiene una entrada de reloj independiente
que inicia los cambios de estado del contador en el alto-bajo reloj de transición. Los
cambios de estado de las salidas Q no se producen al mismo tiempo debido a los retrasos
de onda interna. Por lo tanto, señales decodificadas de salida están sujetos a los picos de
decodificación y no debe utilizarse para relojes o luces estroboscópicas. La salida Q0 del
dispositivo está diseñado y especificado para conducir la corriente nominal fan-out mas la
entrada CP1 del dispositivo.
Un reinicio maestro cerrada y asíncrona (MR1*MR2) es siempre en todos los contadores
que se anula y los relojes, resetea (borra) todos los flip-flops. Una cerrada asíncrona
Patrón (MS1*MS2) se proporciona en el 7490 que anula los relojes y entradas MR y
establece que las salidas nueve (1001).
Desde la salida de la división por dos secciones, no es conectados internamente a las
etapas posteriores, los dispositivos puede funcionar en varios modos de contar.

A. Decode BCD (8421) contador. La entrada CP1 debe ser conectado externamente a
la salida Q0. La entrada recibe CP0 el número de entrada y una secuencia de
cuenta BCD se produce.
B. Simetrica Binario divide por diez. El Q3 de salida debe ser conectado
externamente a la entrada de CP0. La entrada del contador se aplica a la entrada
CP1 y una ola de dividir por diez cuadrados se obtiene en la salida Q0.

MODO DE SELECCIÓN

REINICIAR/Definición de entradas SALIDAS


MR1 MR2 MS1 MS2 Q0 Q1 Q2 Q3
1 1 0 X 0 0 0 0
1 1 X 0 0 0 0 0
X X 1 1 1 0 0 1
0 X 0 X contar
X 0 X 0 Contar
0 X X 0 Contar
X 0 0 X contar
SECUENCIA DE CONTEO BCD

CONTEO SALIDAS
Q0 Q1 Q2 Q3
0 0 0 0 0
1 1 0 0 0
2 0 1 0 0
3 1 1 0 0
4 0 0 1 0
5 1 0 1 0
6 0 1 1 0
7 1 1 1 0
8 0 0 0 1
9 1 0 0 1
Nota: La salida Q0 se conecta a la entrada CP1 para el recuento de BCD.

SIMULACION

2. Analizar la estructura del IC 7493, Tabla de estados y diagramas de tiempo; asimismo su


funcionamiento y describa la función de los pines del IC, luego configure el circuito
contador binario natural “up” modulo 16 (Desarrolle la simulación digital utilizando
Programas adecuados).

NOMBRES DE LOS PINES

 CP0: Reloj (activado por borde inferior) va de entrada dos cinco secciones.
 CP1: Reloj (activado por borde inferior) va de entrada entre cinco secciones.
 MR1, MR2: Master Reset (borra las
entradas).
 Q0: de salida de la sección entre dos.
 Q1, Q2, Q3: salidas desde entre cinco.

SIMBOLO LOGICO

DIAGRAMA LOGICO

FUNCIONAMIENTO
El 74LS93 son de 4 bits decenio tipo onda, divisor por doce, y contadores binarios, este
dispositivo consta de cuatro maestro/esclavo flip-flops que son conectados internamente
para proporcionar una división por ocho secciones. Cada sección tiene una entrada de
reloj independiente que inicia los cambios de estado del contador en alto-bajo reloj de la
transición.

A. Contador de 4 bits Ripple.- La salida Q0 debe ser externa conectado a la entrada


CP1. Los pulsos de conteo de entrada se aplican a la entrada CP0. Divisiones
simultaneas de 2, 4, 8 y 16 son realizado en el Q0, Q1, Q2 y Q3 salidas como se
muestra en la tabla de verdad.
B. 3-Bit contra la ondulación contar pulsos de entrada se aplican a la entrada CP1.
Divisiones simultáneas de frecuencia de 2, 4 y 8 están disponibles en la Q1, Q2, Q3
y salidas. Independiente el uso del primer flip-flop está disponible si la función de
restablecimiento coincide con la puesta a cero de la onda a través de 3 bit del
contador.
MODO DE SELECCIÓN

REINICIAR SALIDAS
ENTRADAS
MR1 MR2 Q0 Q1 Q2 Q3
1 1 0 0 0 0
0 1 COUNT
1 0 COUNT
0 0 COUNT

TABLA DE VERDAD

CONTEO SALIDAS
Q0 Q1 Q2 Q3
0 0 0 0 0
1 1 0 0 0
2 0 1 0 0
3 1 1 0 0
4 0 0 1 0
5 1 0 1 0
6 0 1 1 0
7 1 1 1 0
8 0 0 0 1
9 1 0 0 1
10 0 1 0 1
11 1 1 0 1
12 0 0 1 1
13 1 0 1 1
14 0 1 1 1
15 1 1 1 1
Nota: La salida Q0 se conecta a la entrada CP1.

SIMULACION
3. Analizar la estructura del IC 74190, Tabla de estados y diagramas de tiempo; asimismo su
funcionamiento y describa la función de los pines del IC, luego configure el circuito
contador BCD “up/down” modulo 10 (Desarrolle la simulación digital utilizando Programas
adecuados).
NOMBRE DE LOS PINES
 CE: Cuenta Activa (Active LOW) de entrada
 CP: Reloj de pulso (Active EDGE de alta curso) de entrada
 U / D: arriba / abajo conde de entrada de control
 PL: control de carga en paralelo (activo bajo) de entrada
 PN: entradas de datos en paralelo
 Qn: Flip-Flop salidas (Nota B)
 RC: La salida de reloj Rizo (b Nota)
 TC: Salida de la Terminal Count (b Nota)

DESCRIPCION DEL FUNCINAMIENTO

El LS190 es síncrono ascendente / descendente Decenio BCD Contador y el LS191 es


sincrónico arriba / abajo 4-Bit Contador binario. Los modos de funcionamiento de la
década LS190 contador y el contador binario LS191 son idénticos, con la única diferencia
de las secuencias de contar como se señala en el diagramas de estado.

Cada circuito consta de cuatro maestro / esclavo flip-flops, con compuerta interna y la
lógica de dirección para dar cada preset, cuenta ascendente y cuenta atrás operaciones.
Cada circuito tiene una capacidad de carga en paralelo asíncrona permitiendo la venta
libre de ser programado a cualquier número que desee.
Cuando la carga en paralelo (PL) entrada es baja, presenta la información en las entradas
de datos en paralelo (P0-P3) se carga en el contador y aparece en las salidas Q. Esta
operación se anula la las funciones de conteo, como se indica en el modo de selección de
la tabla. Una señal de ALTO en la entrada CE impide contar. Cuando la CE es BAJO cambio,
el estado interno se inicia de forma sincrónica por la low-alto de transición de la entrada
de reloj. La dirección del conteo está determinada por la señal de entrada U / D, como se
indica en el modo en Seleccionar tabla. Al contar se va a habilitar, el Señal de EC se puede
hacer bajo cuando el reloj está en cualquier estado. Sin embargo, cuando se cuenta es que
se inhibe, el bajo a ALTA Transición CE debe ocurrir sólo cuando el reloj es ALTA. Del
mismo modo, la señal U / D sólo se debe cambiar cuando sea CE o el reloj es ALTA.

Hay dos tipos de salidas se ofrecen como indicadores de overflow / underflow. La Terminal
Count (TC) de salida es normalmente baja y sube cuando el circuito llega a cero en el
modo de cuenta atrás o alcanza el máximo (9 para el LS190, 15 para el LS191) en el modo
ascendente. La salida de TC luego se mantendrá alto hasta que un cambio de estado, ya
sea por contar o pre ajuste o hasta U / D se cambia. La salida del TC no debe ser usado
como una señal de reloj, ya que está sujeta a los picos de decodificación.

La señal de TC también se utiliza internamente para que el reloj de Onda (RC) de salida. La
salida de RC es normalmente alta. Cuando CE es baja y TC es alto, la salida de RC pasará a
BAJO cuando el reloj pasa a BAJO próximo y se mantendrá bajo hasta que el reloj va alto
de nuevo. Esta característica simplifica el diseño de multi-etapa de los contadores, como
se indica en las figuras A y B. En la figura uno, cada salida de RC se utiliza como entrada de
reloj para la siguiente etapa más alta. Esta configuración es particularmente ventajoso
cuando la fuente de reloj tiene una capacidad de tracción limitada, ya que sólo las
unidades de la primera etapa. Para evitar contar en todas las etapas, sólo es necesario
para inhibir la primera etapa, ya que una señal de ALTO en la CE inhibe el impulso de
salida RC, como se indica en la tabla de verdad RC. Una desventaja de esta configuración,
en algunas aplicaciones, es el momento asimetría entre los cambios de estado en la
primera y la última. Esto representa el retraso acumulado del reloj, ya que las ondas a
través de las etapas precedentes.
Un método de producir cambios de estado que se produzca de forma simultánea en todas
las etapas se muestra en la figura b. Todas las entradas de reloj son impulsados en
paralelo y las salidas de RC propagar el llevar / tomar prestado las señales en forma de
onda. En esta configuración, la duración del estado BAJO del reloj debe ser
suficientemente largo para permitir que el borde con pendiente negativa de la llevar /
tomar prestado de la señal de onda expansiva a través de la última parada antes de que el
reloj pasa a ALTO. No hay restricción en la duración del alto estado de forma
ininterrumpida desde la salida de RC de cualquier paquete pasa a ALTO poco después de
su entrada CP pasa a ALTO.
La configuración que se muestra en la figura C se evitará los retrasos de propagación y las
restricciones asociadas. La señal de entrada CE para una etapa determinada se forma al
combinar las señales de TC de todas las etapas anteriores. Tenga en cuenta que el fin de
inhibir contar una señal de habilitación se debe incluir en cada puerta de llevar. El sencillo
esquema de inhibir Figuras A y B no se aplica, ya que la salida TC de una determinada fase
no se ve afectada por su propia CE.
ENTRADAS MODO ENTRADAS RC
PL CE U/D CP CE TC* CP SALIDA
1 0 0 FS Ascendente 0 1
1 0 1 FS Descendente 1 X X 1
0 X X X Preset X 0 X 1
1 1 X X No cambia
FS: flanco de subida. TC se genera internamente.

SIMULACION

4. Analizar la estructura del IC 74193, Tabla de estados y diagramas de tiempo; asimismo su


funcionamiento y describa la función de los pines del IC, luego configure el circuito
contador binario natural “up/down” modulo 16 (Desarrolle la simulación digital utilizando
Programas adecuados).

NOMBRE DE LOS PINES

 CPU: Contar hasta la entrada de reloj de pulso.


 CPD: Count Down entrada de reloj de pulso.
 MR: Reset asíncrono Master (Borrar) de entrada.
 PL: carga en paralelo asíncrono (activo bajo) de entrada.
 PN: entradas de datos en paralelo.
 Qn: Flip-Flop salidas (Nota B).
 TCD: Terminal Count Down (Borrow) Salida (b Nota).
 TCU: Terminal de contaje adelante (Carry) Salida (b Nota).
SIMBOLO LOGICO

DESCRIPCION FUNCIONAL

El LS192 y LS193 son Decenio asincrónica preestablecida y 4-bit binario síncrono ARRIBA /
ABAJO (reversible) Contadores. Los modos de funcionamiento del contador década LS192
y LS193 el contador binario son idénticos, con la única diferencia de las secuencias de
contar como se indica en los diagramas de estado. Cada circuito consta de cuatro maestro
/ esclavo flip-flops, con compuerta interna y la lógica de dirección para dar reinicio
maestro, preset individual, contar y contar las operaciones.
Cada flip-flop JK contiene información de esclavo a amo de tal manera que una transición
de bajo a alto en su entrada T hace que el esclavo, y por lo tanto la salida Q para cambiar
de estado. Conmutación síncrona, en lugar de contar onda, se logra mediante la
conducción de las puertas de dirección de todas las etapas de un conde común hasta la
línea y un recuento de la línea común de Down, lo que causa todos los cambios de estado
que se inició al mismo tiempo. Una transición de bajo a alto en la Entrada de contaje
adelante avanzará el número por uno, una transición similar en la cuenta atrás de entrada
se reducirá el número a uno. Contando para ello con una entrada de reloj, el otro debe ser
muy alto. De lo contrario, el circuito o bien contará de dos en dos o no, dependiendo del
estado del primer flip-flop, que no se puede cambiar siempre y cuando sea de entrada de
reloj es BAJA.
La Terminal de contaje adelante (TCU) y la Terminal Count Down (TCD) salidas son
normalmente altos. Cuando un circuito se ha alcanzado el estado de cuenta máxima (9
para el LS192, 15 para el LS193), el próximo Alto a Bajo transición del Conde Reloj
despertador hará TCU para ir bajo. TCU se mantendrán bajas hasta que la CPU va alto de
nuevo, repitiendo lo que efectivamente la cuenta hasta del reloj, pero un retraso de dos
retardos de las puertas. Del mismo modo, la salida TCD pasará a BAJO cuando el circuito
está en estado de cero y la cuenta atrás del reloj se debilita. Puesto que las salidas TC
repetir las formas de onda de reloj, que pueden ser utilizados como señales de reloj de
entrada al circuito de orden inmediato superior en un contador de etapas múltiples. Cada
circuito tiene una capacidad de carga en paralelo asíncrono que permite la venta libre de
ser programado. Cuando la carga en paralelo (PL) y el Master Reset (MR) son las entradas
de información de bajo, presente en las entradas de datos en paralelo (P0, P3) se carga en
el contador y aparece en los resultados, independientemente de las condiciones de las
entradas de reloj. Una señal de ALTO en la entrada de reset Master desactivar las puertas
preestablecido, reemplace las dos entradas de reloj, y el cierre de cada salida Q en el
estado BAJO. Si una de las entradas de reloj es baja durante y después de una operación
de restablecimiento o de carga, los próximos LOW-alto de transición de ese reloj será
interpretado como una señal legítima y será contado.

TABLA DE MODO DE SELECCIÓN

MR PL CPU CPD MODE


1 X X X Reset
0 0 X X Preset
0 1 1 1 Sin cambio
0 1 FS 1 Ascendente
0 1 1 FS Descendente
FS: flanco de subida.

SIMULACION
5. Diseñar un contador BCD “up” utilizando IC 7490, de módulo 10, 8, 6.

MOD 10

MOD 8

MOD 6
6. Diseñar un contador BCD “up/down” utilizando IC74190 de módulo 24, 60.

MOD 24

MOD 60
7. Diseñar un contador Binario Natural “up” utilizando IC7493 de módulo 16, 12, 10.

MOD 16

MOD 12

MOD 10