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Compte Rendu

Conception des circuits numérique

Réalisé par : Othmane Kachkache

Année universitaire :2019-2020


Introduction :

Le VHDL ou bien (Very High Speed Integrated Circuit) est un langage de description
matérielle a pour but de :
➢ Augmentation de la vitesse de conception des circuits.
➢ Simulation rapide.
➢ Langage de programmation tel ADA, C, Pascal.

Parmi les caractéristiques du VHDL :

• Avantages :
➢ Simulation de systèmes complexes.
➢ Description structurée.
➢ Adaptation aux projets Multi-entreprise.

• Inconvénients :
➢ Description complexe.
➢ Tout n’est pas synthétisable (analogique).

Ce langage a une structure qui tout à fait précise :


Nom_du_modèle (signaux d’entrée, signaux de sortie)
Architecture du modèle
Définition des signaux
Blocs de description

• Trois niveaux de description peuvent être utilisés :


➢ Structurelle
➢ Comportementale
➢ Flot de données
Travaux Pratique :

Donc on a débuté avec la réalisation d une bascule qui contient 2 entrées (e et Hor)
et une sortie (s).
On a créé le code VHDL et le test Bench pour faire la synthétisation de cette bascule
voilà donc les codes ainsi que la simulation :

Test Bench :
La simulation :

Donc cette simulation décrit le comportement voire le fonctionnement de ce système,


ou la première bascule qui a comme sortie Qa et suit le comportement de l’entrée e, alors que
la deuxième bascule a laquelle on a injecter la sortie de la première bascule en entrée c’est
pourquoi il suit le comportement de Qa et non pas e. le fait qui a imposé d’attendre jusqu’à le
5 ème front montant pour que Qb=’1’.

Alors qu’on a terminé la synthétisation de cette bascule donc on a passé à la


réalisation d’un compteur/décompteur, en suivant les mêmes étapes précédentes (le code
VHDL concernant le fonctionnement ainsi que le Test Bench)
Test Bench :

La Simulation :

La sortie prend un 0 au début car le reset et toujours a l’état 1 donc a partir du


deuxième front montant le comptage débute puisque l’entrée select= 1 , l’entrée select
change d’état et passe a 0 dans le 8 ème front montant le fait qui a influencer sur la sortie s
,donc le début de décomptage .
Après le Compteur/Décompteur on a réalisé un registre a décalage à droite, le code
VHDL et le test Bench ainsi que la simulation sont les suivants :
Test Bench :

La simulation :

La sortie prend un 0 au début car le reset et toujours à l’état 1 donc le deuxième


front montant arrive ainsi que l’entrée e (le MSB) vaut 1 , donc un décalage a droite est la
sortie s prend la valeur ‘’1000’’ ,dans le cinquième front montant la valeur de s vaut ‘’1111’’
et reste deux front avec cette valeur car e est toujours égale a 1 , a partir du 7eme front
l’entrée e vaut 0 donc après un décalage d’un bit la sortie prend ‘’0111’’ .
Après le Compteur/Décompteur on a réalisé un registre a décalage à droite a
chargement parallèle, le code VHDL et le test Bench ainsi que la simulation sont les suivants :

Test Bench :
La simulation :