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DISEÑO DE CIRCUITOS DE LÓGICA COMBINACIONAL
INFORME PRÁCTICA DE LABORATORIO N° 3
2.1 Materiales
1. INTRODUCCIÓN
Cantidad Elemento
Un circuito combinacional es aquel que Display 7
4
está formado por funciones lógicas segmentos
elementales ( AND, OR, NAND, NOR, Decodificador
etc. ), que tiene un determinado número 4
(DM74LS47N)
de entradas y salidas, dependiendo los Sumador
valores que toman las salidas 2
(DM74LS83)
exclusivamente de los que toman las
Compuerta
entradas en ese instante. Ejemplo de este 2
tipo de circuitos son: los codificadores, OR(7432)
decodificadores, multiplexores, Compuerta
2
demultiplexores, comparadores, AND(7408)
generadores-detectores de paridad, etc.
Tabla Nº 1. Materiales
Dichos circuitos se analizan
determinando la salida de los elementos
lógicos que lo constituyen (normalmente 2.2 Equipos
puertas lógicas), partiendo de las
1
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ELECTRONICA II Escuela De Ingeniería Electromecánica
.
número de bits ingresados, debido a que
al trabajar decodificadores bcd y solo 4
Equipos bits de entrada ,nos vemos limitados a
una suma hasta 18 pero utilizando más
Fuente 5V bits en la entrada y decoficadores en
Miltimetro cascada se podría llegar a realizar una
suma de más bits de entrada .Sin
Protoboard embargo este podría llegar a ser un
Conectores circuito que se aplique a una determinada
Tabla Nº 2. Equipos aplicación en la industria .
3.3 DESCRIPCION DEL CIRCUITO
LOGICO
3. PROCEDIMIENTO ENTRADAS
3.1 PLANTEAMIENTO DEL PROBLEMA Para empezar a describir nuestro
Consulte o diseñe un circuito digital que sumador este va a operar con una fuente
implemente lógica combinacional de corriente directa de 5V.
(compuertas lógicas) o funciones de A su vez este sumador va a tener dos
lógica combinacional (sumadores, entradas Numero 1 y Numero 2 estas
comparadores, decodificadores), para un entradas se van a ingresar al circuito a
aplicación específica. través de dip switch claramente en código
El diseño debe contener mínimo tres binario, estos dip switch son configurados
etapas: en pull up (lógica negativa) esto con el fin
1. Entradas de que los displays utilizados son de
2. Lógica de Control catodo comun es decir su punto comun
3. Visualización. es Vcc y debemos ingresar 0 (ceros) para
su activación.
ENTRA LOGICA SALID R01R02R03R04
330 330 330 330
DAS
Número Sumad
A
Visualiz
de bits,
1
2
3
4
DSW
represen
OFF
compar por
8
7
6
5
por compu de
5V
R1 R2 R3 R4
3.2 DESARROLLO:
330 330 330 330
o A1
A0
Se plantea implementar
lógicas un sumador
cación
1
2
3
4
dipswitc DSW3
ON
DSW
(Displa
OFF
CA1
2
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.
Simulación en proteus del circuito 1 1 1 1
(las cuales se ilustraran en este
informe y se incluirán como anexo. Cabe resaltar que para las entradas como
Tabla de verdad la cual se ilustrara se va a utilizar en la aplicación
y se describirá en el informe y se decoficadores BCD a 7 segmentos solo
incluirá además como anexo utilizaremos entradas hasta el decimal 9
después de eso son condiciones invalidas
ENTRADAS en nuestro circuito las cuales se pueden
3/A2 apreciar en la tabla anterior resaltadas
4/A1 MSB DSW3 2/A3 1/A4 LSB con celdas amarillas.
0 0 0 0 VISUALIZACION NUMERO 1 Y
0 0 0 1 NUMERO 2
0 0 1 0 Para la visualización de los números de
las entradas se utilizaron decodificadores
0 0 1 1
BCD a 7 segmentos, cabe aclarar que
0 1 0 0 por medio de un decodificador BCD a 7
0 1 0 1 segmentos en la entrada al ingresar un
0 1 1 0 código binario en BCD activaremos en la
0 1 1 1 salida su correspondiente serie de salidas
1 0 0 0 que deben ser activadas con el fin de
1 0 0 1 activar directamente un display de 7
1 0 1 0 segmentos de este decodificador
1 0 1 1 podemos ver además de la característica
1 1 0 0 que al ingresar un binario se active una
salida podemos ver que sus salidas son
1 1 0 1
activas en bajo y además aunque no se
1 1 1 0 implementó en la realidad contamos con
1 1 1 1 pines como LT mediante el cual podemos
probar si todos los leds del display se
3/B2 encuentran funcionando correctamente
4/B1 MSB DSW1 2/B3 1/B4 LSB para activar esto debemos ingresar un 0
0 0 0 0 por medio de este pin.
0 0 0 1 Por otra parte si queremos eliminar los
0 0 1 0 ceros innecesarios en la visualización
0 0 1 1 podemos utilizar el pin RBI y activarlo en
0 1 0 0 bajo para tener una supresión del cero
0 1 0 1 R5 R6
70 70
0 1 1 0
CA1
CA1
U7 U8
7 13 A1 7 13 A1
A QA A QA
0 1 1 1
1 12 B1 1 12 B1
B QB B QB
2 11 C1 2 11 C1
C QC C QC
6 10 D1 6 10 D1
D QD D QD
4 9 E1 4 9 E1
BI/RBO QE BI/RBO QE
5 15G1 5 15 G1
RBI QF RBI QF
R03R04 3
LT QG
14 F1 3
LT QG
14 F1
1 0 0 0 330 330
7447
1
7SEG-COM-AN-GRN
7447
4
7SEG-COM-AN-GRN
1 0 0 1
1 0 1 0 SUMADOR U4
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
3
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ELECTRONICA II Escuela De Ingeniería Electromecánica
U4
10
8
A1
A2
S1
S2
9
6
A continuación mostramos una parte de
3 2 U11:A
A3
1
A3
A4
S3
S4
15 1
3
la tabla de verdad de este proceso
11 2
B1
A2 7
B2
A1 4 74LS08
B3
A0 16
B4
13 14 U11:B
C0 C4
4
74LS83 6
5
74LS08
S1 DE U4
/ A1 DE S2 DE U4 /
U1 COUT A2 DE U1 COUT
FALSO FALSO FALSO FALSO
VERDADE
FALSO FALSO RO FALSO
FALSO FALSO FALSO FALSO
La operación de este sumador se ilustra VERDADE
mediante las siguientes figuras: FALSO FALSO RO FALSO
VERDADE
FALSO FALSO FALSO RO
VERDADE VERDADE
FALSO FALSO RO RO
VERDADE
FALSO FALSO FALSO RO
VERDADE VERDADE
FALSO FALSO RO RO
VERDADE
FALSO RO FALSO FALSO
VERDADE VERDADE
FALSO RO RO FALSO
4
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.
como el mostrado en la figura el cual
integra 4 sumadores en cascada.
El pin Cout del ultimo sumador (MSB) va
a ir conectado a una compuerta or
cuando este quede en un estado alto le
indicara al decodificador U10 que la suma
es mayor o igual a 10 (si la suma tiene
acarreo) para lograr esto el decodificador
BCD a 7 segmentos U10
CA1
CA1
U10
7 13 A1 A1
A QA
1 12 B1 B1
B QB
2 11 C1 C1
C QC
6
4
D
BI/RBO
QD
QE
10
9
D1
E1
D1
E1 Los pines de entrada B del circuito
5 15 G1 G1
3
RBI
LT
QF
QG
14 F1 F1
manejan La siguiente lógica de
7447
3
7SEG-COM-AN-GRN
2
7SEG-COM-AN-GRN
compuertas
5
Se conecta de la siguiente manera: como Del sumador U4
sabemos que al introducir un decimal S2.S4 +S2.S3 = 3 (DE U3: A)
(binario) obtendremos en la visualización Cuando se activen del sumador las
el binario correspondiente a ese decimal entradas S2 y S4 Simultáneamente o S3
para nuestro sumador en este display Y S4 también simultáneamente
solo debemos obtener 0 o 1 en la tendremos un estado alto en el
visualización y sabemos que el decimal 0 decodificador U10 por medio de la
en binario es (0000) y el decimal 1 es compuerta or (U3 : B) que está asociada
(0001 siendo así llevaremos a tierra los con Cout del sumador U4 esto para que
bits (842), y así si tenemos un nivel alto ,existen diversas sumas que no contienen
tendremos un uno en la visualización, y acarreo final para C4 de U4 entonces
un nivel bajo nos mostrara un cero con esta lógica se garantiza que se
SUMADOR U1 prenda el 1 en el display 3 cuando la
U1 U9
10
8
3
1
A1
A2
A3
A4
S1
S2
S3
S4
9
6
2
15
7
1
2
6
A
B
C
D
QA
QB
QC
QD
13
12
11
10
suma sea mayor o igual a 10 .La
4 9
2
3
U3:A
sumas iguales a 15 tendremos todas las
and en alto y por ende un uno en la
74LS08 1
3
2
U11:B
4 74LS32
74LS08
6
5
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ELECTRONICA II Escuela De Ingeniería Electromecánica
.
ingresaremos al sumador un 6 para un Sumador BCD
CA1
CA1
U7 U8
1
2
3
4
U1 U9
DSW1 10 9 7 13
ON
A1 S1 A QA
DSW 8 6 1 12
A2 S2 B QB
OFF
A3 S3 C QC
1 15 6 10
A4 S4 D QD
4 9
BI/RBO QE
8
7
6
5
11 5 15
B1 RBI QF
7 3 14
B2 LT QG
4
B3
16 7447
B4
V1
13 14
CA1
CA1
5V C0 C4
U4
siguiente ejemplo:
10 9 74LS83
A1 S1 U10
R1 R2 R3 R4 8
A2 S2
6
U11:A
330 330 330 330 3 2 7 13 A1 A1
A3 S3 A QA
1 15 1 1 12 B1 B1
A4 S4 B QB
3 2 11 C1 C1
C QC
A3 11 2 6 10 D1 D1
B1 U3:A D QD
A2 7 4 9 E1 E1
B2 BI/RBO QE
A1 4 74LS08 1 5 15 G1 G1
B3 RBI QF
A0 16 3 3 14 F1 F1
B4 LT QG
2
1
2
3
4
13 14 U11:B 7447
C0 C4 3 2
DSW3 4 74LS32
ON
DSW 74LS83 6 7SEG-COM-AN-GRN 7SEG-COM-AN-GRN
5
OFF
74LS08
8
7
6
5
U3:B
4
6
5
74LS32
NUMERO 1
0101 Sumador BCD
NUMERO 2 R5
70
R6
70
CA1
CA1
0101
U7 U8
7 13 A1 7 13 A1
A QA A QA
1 12 B1 1 12 B1
B QB B QB
2 11 C1 2 11 C1
C QC C QC
6 10 D1 6 10 D1
D QD D QD
4 9 E1 4 9 E1
BI/RBO QE BI/RBO QE
5 15G1 5 15 G1
RBI QF RBI QF
R01R02R03R04 3
LT QG
14 F1 3
LT QG
14 F1
330 330 330 330
1
2
3
4
U1 U9
DSW1 10 9 7 13
ON
A1 S1 A QA
OFF
A3 S3 C QC
1 15 6 10
A4 S4 D QD
4 9
BI/RBO QE
8
7
6
5
11 5 15
B1 RBI QF
7 3 14
B2 LT QG
4
B3
16 7447
B4
V1
13 14
CA1
CA1
en la salida del sumador U4 y donde el
5V C0 C4
U4
10 9 74LS83
A1 S1 U10
R1 R2 R3 R4 8
A2 S2
6
U11:A
330 330 330 330 3 2 7 13 A1 A1
A3 S3 A QA
1 15 1 1 12 B1 B1
A4 S4 B QB
3 2 11 C1 C1
C QC
A3 11 2 6 10 D1 D1
B1 U3:A D QD
A2 7 4 9 E1 E1
B2 BI/RBO QE
A1 4 74LS08 1 5 15 G1 G1
B3 RBI QF
1
2
3
4
13 14 U11:B 7447
C0 C4 3 2
DSW3 4 74LS32
ON
DSW 74LS83 6 7SEG-COM-AN-GRN 7SEG-COM-AN-GRN
5
OFF
74LS08
8
7
6
5
esta suma no tiene acarreo de salida por
U3:B
4
6
5
74LS32
CA1
CA1
U7 U8
7 13 A1 7 13 A1
A QA A QA
1 12 B1 1 12 B1
B QB B QB
2 11 C1 2 11 C1
C QC C QC
U1 U9
DSW1 10 9 7 13
ON
A1 S1 A QA
DSW 8 6 1 12
A2 S2 B QB
3 2 2 11
OFF
A3 S3 C QC
1 15 6 10
A4 S4 D QD
4 9
BI/RBO QE
8
7
6
5
11 5 15
B1 RBI QF
7 3 14
CA1
CA1
5V C0 C4
U4
10 9 74LS83
A1 S1 U10
R1 R2 R3 R4 8
A2 S2
6
U11:A
330 330 330 330 3 2 7 13 A1 A1
A3 S3 A QA
1 15 1 1 12 B1 B1
A4 S4 B QB
13 14 U11:B 7447
C0 C4 3 2
DSW3 4 74LS32
ON
U3:B
4
6
5
74LS32
CA1
U7 U8
U1 U9
DSW1 10 9 7 13
ON
A1 S1 A QA
DSW 8 6 1 12
A2 S2 B QB
3 2 2 11
OFF
A3 S3 C QC
1 15 6 10
A4 S4 D QD
4 9
BI/RBO QE
8
7
6
5
11 5 15
B1 RBI QF
7 3 14
B2 LT QG
4
B3
16 7447
B4
V1
13 14
CA1
CA1
5V C0 C4
U4
10 9 74LS83
A1 S1 U10
R1 R2 R3 R4 8
A2 S2
6
U11:A
330 330 330 330 3 2 7 13 A1 A1
A3 S3 A QA
1 15 1 1 12 B1 B1
A4 S4 B QB
3 2 11 C1 C1
C QC
A3 11 2 6 10 D1 D1
B1 U3:A D QD
A2 7 4 9 E1 E1
B2 BI/RBO QE
A1 4 74LS08 1 5 15 G1 G1
B3 RBI QF
A0 16 3 3 14 F1 F1
B4 LT QG
2
1
2
3
4
13 14 U11:B 7447
C0 C4 3 2
DSW3 4 74LS32
ON
74LS08
8
7
6
5
U3:B
4. SIMULACION EN PROTEUS
4
6
5
74LS32
6
Universidad Pedagógica Y Tecnológica De Colombia Seccional Duitama
ELECTRONICA II Escuela De Ingeniería Electromecánica
Figura Nº 8.
6. CONCLUSIONES
7. BIBLIOGRAFIA