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28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

!
Rappel des composants combinatoires et séquentiels
Partie 1 des systèmes numériques complexes 1
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

But de cette leçon


 Dans le présent chapitre nous rappelons les modules combinatoires et
séquentiels les plus communément utilisés dans les architectures des
systèmes numériques complexes, permettant ainsi la transition avec les
chapitres suivants dédiés à l’aspect architecture (dédié ou processeur). Les
modules à concevoir sont des circuits séquentiels synchrones complexes,
chaque partie étant un circuit combinatoire ou séquentiel standard

 On présente également dans cette partie les bus parallèles et leur


caractéristiques ainsi que la notion de sorties en haute impédance, qui facilite
la gestion de bus de grande taille.

 On présente aussi les circuits mémoire, qui sont au sens strict des circuits
séquentiels (mais qui ne se réduisent pas à des assemblages de bascules ou
de latchs).

 Une fois achevée la compréhension de ces modules de base, la conception


d’un module matériel (processeur ou autre) sera basée sur l’association de
blocs permettant d’assurer le fonctionnement désiré.

Partie 1 2
Proposé par A.Ben Abdelali

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Sorties h aute- impédance ( Z )


Les v aleurs X et Z
 La logique Booléenne est limitée au valeurs ’0 ’ et ’1 ’. Par contre, les circuits
réels peuvent aussi avoir des valeurs illégales et des valeurs flottantes (non
connecté  état haute impédance). Les symboles respectives de ces deux
valeurs sont X et Z .
 La valeur x : indique que le noeud correspondant du circuit admet une
valeur illégale. Ceci peut avoir lieu si un même point est soumis à la valeur
0 et à la valeur 1 au même temps. Cette situation comme elle est présentée
sur la figure est aussi appelée "contention" (conflit) et elle présente un
erreur et doit être évité.
 Les valeurs X sont aussi parfois utilisés par les simulateur de circuits pour
indiquer une valeur non utilisée. Par exemple si vous oubliez de spécifier la
valeur d’une entrée, le simulateur va la considérer comme X pour vous
signaler le problème

Partie 1 3
Proposé par A.Ben Abdelali

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Sorties h aute- impédance ( Z )


La v aleur Z et le "buf f er trois- états" ( "Tristate buf f er" )

 Le symbole Z indique qu’un noeud n’est soumis ni à l’état haut ni à l’état


bas. On dit qu’il s’agit d’un point à l’état flottant, haute impédance,ou haut Z.
l’état Z peut être obtenue par erreur (exemple en oubliant de connecter
l’entrée du circuit à une source de tension). Dans le cas des buffers trois
états la valeur Z est utilisée.
 La sorties d’un "tristate buffer" prend trois états possibles : HIGH (1 ), LOW
(0 ), & floating (Z ). Le "tristate buffer" admet une entrée A, une sortie Y et
une entrée de validation (Enable), E.
Table de vérité de la partie
circuit
Table de vérité Symbole logique contrôle du circuit

Partie 1 4
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Sorties haute-impédance (Z)


La valeur Z et le "buffer trois-états" ( "Tristate buffer" )

 Certains circuits possèdent des sorties dites trois états (tri- state),
c’est à dire qu’en plus de pouvoir être dans l’état ’0 ’ou l’état ’1 ’ elles
peuvent être dans l’ état ’haute-impédance’. Lorsqu’une sortie est en
haute- impédance, tout se passe comme si elle n’était plus connectée,
car elle ne produit plus ni ne consomme plus aucun courant. Cette
propriété permettra de relier directement entre- elles plusieurs sorties
de ce type, sous réserve de garantir qu’au plus une seule de ces
sorties produise du courant à un moment donné (sous peine de court-
circuit ! ).
 Les circuits ayant des sorties trois états possèdent en interne des
buffer trois-états.

Partie 1 5
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Sorties haute-impédance (Z)


Types des "Tristate buffer"

Quatre types de "Tristat Buffers"

Partie 1 6
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Les BUS
Bus : entrée, sortie, entrée/ sortie
E E/S
E S

E S E E/S
cmd
Circuit
passif (le circuit est
E/S commandé)
E E/S
Cmd = 0 E/S  E cmd
µP
Cmd = 1 E/S  S (il commande)

Les E / S ne sont utilisées qu’en micro- informatique (syst numériques)


Une E / S est soit une entrée soit une sortie (selon la commande) mais
j amais simultanément
Partie 1 7
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Les BUS
Les bus : sens de transfert
R/W =1 le µP (maître)
A A lit la mémoire

µP Mém (La mémoire est


µP D Mém D
E/S E/S esclave  on dit plus
E/S E/S la mémoire écrit, on
R/W
R/W = 1 se réfère au maître
par le signal R/W
R/W est la commande des A
E/S du bus de données
µP D Mém R/W = 0, le µP écrit
E/S E/S dans la mémoire

R/W = 0
 Remarque : certain µ P ont un Bus de données multiplexé (dans le temps)

A
Logique
µP D/A de D Mém
E/S Multiple- E/S
xage
Partie 1 8
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Les BUS
Communication sur un même Bus et Bus
bidirectionnel
 Pour que des modules puissent dialoguer sur un même bus, sur le plan
électrique, il faut adopter les mêmes tensions d’alimentation, courants de
sortie et d’entrée, etc. Mais il faut aussi empêcher les courts- circuits sur les
lignes de données, lorsque plusieurs modules ont la possibilité d’y écrire.
Par ailleurs, un protocole de communication est indispensable, afin de
régler la chronologie des échanges sur le bus. Dans ce domaine, on peut
distinguer deux catégories de communication : synchrones et asynchrones.
Dans ces deux catégories, un grand nombre de protocoles différents
existent, sachant que Les protocoles synchrones sont les plus répandus et
les plus simples, car ils règlent tous les échanges sur un signal d’horloge
unique (qui fait partie du bus).

Partie 1 9
Proposé par A.Ben Abdelali

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Les BUS
Communication sur un même Bus et Bus
bidirectionnel
 E xemple de bus synchrone à un maître et 4 esclaves. Les sorties des
esclaves sont des buffers 3 - états, dont les lignes OE s’excluent
mutuellement. Le module maître, dirige les échanges sur le bus. C’est lui
qui génère les signaux de contrôle, gouvernés par l’horloge clk qui cadence
tous les échanges. À chaque front de clk , le maître génère un nouveau
numéro sur les lignes n[ 1 ..0 ] .

Partie 1 10
données
Proposé data[ Abdelali
par A.Ben 7 ..0 ] et 3 lignes de contrôle n[ 1 ..0 ] et clk

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Les BUS
Communication sur un même Bus :
protocole
 L’exemple du bus donné présente un protocole synchrone particulièrement
simple, les 4 esclaves placent à tour de rôle leur donnée sur le sous- bus
data[ 7 ..0 ] , gouvernés par le module maître. Ici le bus est monodirectionnel,
les échanges allant touj ours dans le sens esclave vers maître ; certains
protocoles pourront être bidirectionnels. Il n’y a ici qu’un seul maître, donc
pas de possibilité de conflit. S’il y avait plusieurs maîtres, une logique
d’arbitrage serait nécessaire pour décider quel maître peut prendre le
contrôle du bus en cas de requêtes simultanées. Il s’agit d’un protocole à
une phase, puisqu’un échange de données est effectué en un cycle
d’horloge. Des protocoles complexes peuvent nécessiter de nombreuses
phases pour réaliser un échange, plusieurs phases pouvant être nécessaires
pour que le maître décrive les paramètres de sa demande à l’esclave, et
plusieurs autres pouvant être nécessaires pour que l’esclave transmette la
donnée demandée.
 E xemple de Bus externes normalisés : Bus ISA , Bus PCI, Bus PCI express,
etc.

Partie 1 11
Proposé par A.Ben Abdelali

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Les BUS
Communication sur un même Bus : Bus
bidirectionnel
Tristate buffers are commonly used on busses that
connect multiple chips. For example, a microprocessor,
a video controller, and an E thernet controller might all
need to communicate w ith the memory system in a
Bus partagé

personal computer. E ach chip can connect to a shared


memory bus using tristate buffers, as show n in Figure.
Only one chip at a time is allow ed to assert its enable
signal to drive a value onto the bus. The other chips
must produce floating outputs so that they do not cause
contention w ith the chip talk ing to the memory. Any
chip can read the information from the shared bus
at any time. Such tristate busses w ere once common.
How ever, in modern computers, higher speeds are
possible w ith point- to- point link s, in w hich chips are
connected to each other directly rather than over a E E
shared bus.
Partie 1 S S 12
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Composants combinatoires

Partie 1 13
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Composants combinatoires
Décodeurs : structure et fonctionnement
 Un décodeur est un circuit possédant n entrées et n 2 sorties. À tout
moment, une et une seule sortie est active : celle dont le numéro
correspond à la valeur binaire présente sur les n entrées.

circuit
symbole logique

Partie 1 14
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Composants combinatoires
Décodeur : association de plusieurs décodeurs
 Implémentation d’un décodeur 3 - vers- 8 avec 7 décodeur 1 - vers- 2

Partie 1 15
Proposé par A.Ben Abdelali

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Composants combinatoires
Décodeur : implémentation d’ une f onction
 La figure suivante représente Un décodeur 3 vers 8 utilisé pour
réaliser un OU exclusif à 3 entrées.

Partie 1 16
Proposé par A.Ben Abdelali

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Composants combinatoires
Multiplexeurs
 Ces sont des circuits d’aiguillage pour les signaux logiques. Un
mul tipl ex eur possède 2 n entrées de données, n entrées de commandes,
et une seule sortie. On indique sur la commande le numéro (en binaire) de
l’entrée de donnée qui va être aiguillée en sortie.

Multiplexeur 8 vers 1 .L’entrée numéro 6


est aig uillée vers la sortie.

Partie 1 17
Proposé par A.Ben Abdelali

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Composants combinatoires
Multiplexeurs
Symbole
logique

Table de vérité

circuit
Partie 1 18
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Composants combinatoires
Multiplexeurs
 Implémentation d’un MUX 8 - vers- 1 en utilisant: (a) un décodeur 3 / 8
(b) 7 multiplexeurs 2 / 1

Partie 1 19
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Composants combinatoires
Multiplexeurs
implémentations d’un Multiplexeur 4 : 1 : (a) logique à 2 niveaux (b) buffer 3
états (c) hiérarchique

Partie 1 20
Proposé par A.Ben Abdelali

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Composants combinatoires
Multiplexeurs
 les multiplexeurs peuvent être mis en parallèle pour aiguiller des
bus entiers. On mettra alors en commun les lignes de commande, et
en parallèle les lignes de données. La figure suivante représente un
multiplexeur 2 vers 1 aiguillant des bus de 3 2 bits

Partie 1 21
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Composants combinatoires
Multiplexeurs : implémentation d’ une f onction

 F (x, y , z ) = x'y 'z ' + x'y z ' + xy 'z + xy z ' + xy z .

Partie 1 22
Proposé par A.Ben Abdelali

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 U tilisation des MU X pour la réalisation


des f onctions log iques dans les
circuits F PG A

Partie 1 23
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Tech no F PG A
+ Flexibilité, temps de conception - Performance, densité

Proposé par A.Ben Abdelali


Partie 1 24

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Partie 1 25
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Partie 1 26
Proposé par A.Ben Abdelali

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Partie 1 27
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Partie 1 28
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Partie 1 29
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Partie 1 30
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Partie 1 31
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Composants combinatoires
Opérations de décalage et de rotation

Partie 1 32
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Composants combinatoires
 Un exemple d’un décaleur 4-bit (4-bit shifter)

Symbole logique
Table d’opérations

Circuit

Partie 1 33
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Composants combinatoires
Décaleur à barillet
 Le décaleur à barillet (barrel shifter) permet le décalage ou la
rotation d’un mot binaire d’un nombre variable de bits (n) bits. C’est
un circuit directement employé à l’exécution des instructions de
décalage et de rotation des processeurs.

Exemple d’un décaleur à barillet 4


bits implémentant l’opération de
rotation à droite

Partie 1 34
Proposé par A.Ben Abdelali

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Composants combinatoires
Encodeurs de priorité
 Un en co deur de p rio rité possède n 2 entrées et n sorties. Les entrées sont
numérotées, et correspondent à des événements de priorité croissante. Les
encodeurs de priorité sont utilisé pour gérer l’arrivée d’interruptions
simultanées dans un processeur, telles que les événements réseau, les
événements disque, les événements USB ou clavier ou souris, etc.
 La sortie NUM contient le numéro de l’entrée activée la plus prioritaire (le
numéro le plus élevé). Une autre sortie (ACT) peut aussi indiquer s’il y a au
moins une entrée active. Le schéma de la figure montre un tel encodeur
pour 3 2 entrées avec les entrées 0 , 3 et 6 activées, et la valeur binaire 6
placée sur les sorties.

Encodeur de priorités à 8
entrées. L’entrée active #6
est la plus prioritaire.

Partie 1 35
Proposé par A.Ben Abdelali

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Composants combinatoires
A dditionneur complet (Full A dder)
Additionneur 1 bit

Partie 1 36
Proposé par A.Ben Abdelali

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Composants combinatoires
A dditionneur n bits parallèle : à propagation
de retenue
 A dditionneur à propagation de retenue  Ripple- carry adder
le calcul sur chaque bit se fait de façon différée :
rang 0 en premier puis rang 1 avec la retenue du
rang 0 …

 Temps de calcul
si un additionneur 1 bit met 1 T pour
calculer la retenue et 1 ,5 T pour le résultat
c1 à T et S0 à 1 ,5 T
c2 à 2 T et S1 à 2 ,5 T
cn à nT et Sn- 1 à (n+ 0 ,5 )T
Temps : (n+ 0,5)* T = linéaire

 Ce type d’additionneur est lent à


cause de la propagation de retenu

Partie 1 37
Proposé par A.Ben Abdelali

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Composants combinatoires
Additionneur parallèle 4-bits avec
registres

Partie 1 38
Proposé par A.Ben Abdelali

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Signaux utilisés pour additionner des


nombres de la mémoire et stock er leur
somme dans l’accumulateur
Partie 1 39
Proposé par A.Ben Abdelali

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Composants combinatoires
Additionneur / Soustracteur

table d’opération

Symbole logique

Circuit
Partie 1 40
Proposé par A.Ben Abdelali

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Composants combinatoires
UAL (unité arithmétique et logique)
 L’ un ité arithm étiq ue et lo g iq ue (UA L), regroupe dans la même unité
fonctionnelle les différents opérateurs d’arithmétique entière
(additionneurs,multiplieurs, etc.), les opérateurs de logique booléenne
(A N D, OR, etc.) et les opérations de décalage et de rotation de bits.
 Les opérandes sont présentés sur deux bus A et B de même largeur ; on
indique sur F le code d’une opération à effectuer
 Les flag s ou in dicateurs, N , Z , V, C donnent des informations sur le
résultat de l’opération. N indique que le résultat est négatif, Z indique qu’il
est nul, V indique un débordement et C indique la présence d’une retenue.

Partie 1 41
Proposé par A.Ben Abdelali

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Composants combinatoires
Comment sont obtenus les flags
 le signal indicateur de dépassement, est construit à partir de la
retenue

Partie 1 42
Proposé par A.Ben Abdelali

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Composants combinatoires
Comment sont obtenus les flags
 Le signal indicateur de parité permet d’indiquer si le résultat de l' opération
est pair ou impair. Il peut être construit à l' aide d' un circuit générateur de
parité ou directement avec des portes OU exclusif

Partie 1 43
Proposé par A.Ben Abdelali

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Composants combinatoires
Comment sont obtenus les flags
 Le signal qui indique si le résultat de l' opération est nul, peut être
réalisé à l' aide d' une porte N OR à n entrées, à partir des n bits du
résultat

Exemple pour 8
bits

Registre d’état

Partie 1 44
Proposé par A.Ben Abdelali

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Partie 1 45
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Composants combinatoires
Comparaison
 Quite often✆✝ ✞✝✟✠✡☛✂ ✆✁✝ ☞✡✌✍✂✎ ✏✝☛ ✆✑✂✒☛ ✡☛✒✆✑✟✂✆✒✞
✁✂ ✄✂✂☎
relationship (equal, greater, less than, etc.). A
 Un comparator est un circuit qui compare deux valeurs binaires et
indique si la relation entre eu est vrai ou non.
 Pour comparer si une valeur égale ou non à une constante, une
simple porte A N D peut être utilisée.
 Les portes XOR et XN OR sont utilisées pour comparer
respectivement l’inégalité ou l’égalité entre deux valeurs. La sortie
d’une porte XOR est à 1 si ses deux entrées sont différentes

X= 3
X≠ Y
Partie 1 46
Proposé par A.Ben Abdelali

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Composants combinatoires
Comparaison
 Par exemple, pour comparer si une valeur X sur 4 - bit est plus petite
q ue 5 , on établit la table de vérité et l’équation ainsi que le circuit
comme suit :

Partie 1 47
Proposé par A.Ben Abdelali

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Composants séquentiels

Partie 1 48
Proposé par A.Ben Abdelali

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Composants séquentiels
Reg istre
Définition 1 : Un registre est un élément logique capable de mémoriser
une information ou de transférer cette information à un autre
élément.

Définition 2 : Un registre est un ensemble de cases ou cellules


mémoire capables de stock er une information.

 N ous pouvons rencontrer deux types de registres :


 Registre à mémoire ;
 Registre à décalage.
Ces deux types de registres sont composés d‘ éléments reliés en
cascade. Une case mémoire est définie à l’aide d’une bascule. Un
registre est donc un ensemble ordonné de bascules

Partie 1 49
Proposé par A.Ben Abdelali

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Composants séquentiels
Reg istre à m ém o ire

Partie 1 50
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exercice

Clock

Load

9 6 4
Data
in 9 6

Partie 1 51
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Composants séquentiels
Reg istre à décalag e
 Le registre à décalage est un registre composé de « N » cellules
(bascules identiques). Celles- ci sont reliées entre elle de telle
manière que l’information puisse passer du bit « P » au bit « P+ 1 »
(ou du bit « P + 1 » au bit « P » ) sur un ordre de synchronisation qui
est l’horloge.
 On peut rencontrer plusieurs types de registres. Cette variété
dépend de la nature du transfert de l’information (type du décalage)
et le la forme d’E ntrée- Sortie.
Ty p es de décalag es
Décalage à gauche
Décalage à droite
Décalage circulaire ou rotation à gauche ou rotation à droite
Ty p es d’ E n trée- So rtie
Registre à entrée série et sortie série ;
Registre à entrée série et sorties parallèles ;
Registre à entrées parallèles et sorties parallèles ;
Registre
Partie 1 à entrées parallèles et sortie série ; 52
Proposé par A.Ben Abdelali

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Composants séquentiels
Reg istre à décalag e ( ty p es d’ en trée/ so rtie)
 L’information peut être introduite soit en série soit en parallèle, de même la
sortie peut être aussi délivrée soit en série soit en parallèle. Pour cette
raison, on peut rencontrer les types de registres à décalage suivants :
 Le registre à entrée série et sortie série ;
 Le registre à entrée série et sorties parallèles ;
 Le registre à entrées parallèles et sorties parallèles ;
 Le registre à entrées parallèles et sortie série ;

Partie 1 53
Proposé par A.Ben Abdelali

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Composants séquentiels
Reg istre à décalag e : ex em p le de
réalisatio n 1
 Registre à décalage vers la droite avec une entrée série et sortie //

Partie 1 54
Proposé par A.Ben Abdelali

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Composants séquentiels
Reg istre à décalag e : ex em p le de
réalisatio n 2
 Registre à décalage Série / Parallèle et Parallèle / Série

Partie 1 55
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Les compteurs synchrones


 Construction d' un compteur modulo N
 La synthèse d’un compteur synchrone revient à chercher les équations
d’excitation des différents bascules qui le composent. Les équations
d’excitation sont fonction des sorties des différentes bascules.
Sorties des Sorties des Sorties des
bascules bascules bascules

Équation Équation Équation


d’excitation d’excitation d’excitation

Partie 1 56
Proposé par A.Ben Abdelali

28
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Compteur (Binary Up Counter)

Partie 1 57
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Compteur / de-compteur (Binary Up-
dow n Counter)

Partie 1 58
Proposé par A.Ben Abdelali

29
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Les compteurs programmables
 Compteurs proposés dans les catalogues de circuits
standard
 • chargement parallèle du compteur
 • commande de validation / inhibition du comptage
 • programmation du sens du comptage

Partie 1 59
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
compteur programmable : structure
 E xemple de réalisation d' une cellule de base
 LOA D = 1 , chargement parallèle
 LOA D = 0 , mode comptage
 - E N A BLE = 0 , comptage inhibé
 - E N A BLE = 1 , comptage validé
 – UP/ DOW N = 1 = > comptage
 – UP/ DOW N = 0 = > décomptage

Partie 1 60
Proposé par A.Ben Abdelali

30
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

1 0 0

0 1 0

init up E N Load Valeur de sortie


0 1 1 1 0 0 0
1 0 1 1 1 0 0
1 1 0 0 0 1 0
1 0 1 0 0 0 1
1 Partie 1Proposé par A.Ben
1
Abdelali
1 0 0 1 1 61

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Les compteurs programmables : exemple
de réalisation

Partie 1 62
Proposé par A.Ben Abdelali

31
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Fichier de registres (banc de registres)
 Dans un microprocesseur avec une UA L un fichier de registre est
généralement utilisé comme source des opérandes. La figure suivante
représente le symbole logique d’un exemple de fichier (table) de 4 x8
registre (4 registres, chacun de largeur 8 - bits). Puisque l’UA L prend deux
opérandes en entré, la table de registre doit être capable de présenter en
sortie deux valeurs de deux emplacement différents simultanément. Donc le
fichier de registre doit avoir un port d’entrée et deux ports de sortie (lecture).

Lig ne de validation d’écriture


2 lig ne d’adresse de la
position d’écriture
Port B enable line,
read enable line for Port A.
the tw o address
tw o read address select lines for port B
lines for Port A
Partie 1 63
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<
A 4 × 8 register file circuit w ith one w rite port and tw o read ports.

Partie 1 64
Proposé par A.Ben Abdelali

32
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
F ich ier de reg istres ( table de reg istres)
 ✓✔ ✕✖✗✘✖ ✙✖ ✕✚✘✚✔✛✜ ✢✖✣ ✙✤✔✔✥✖✣ ✣✦✗ ✢✖✣ ✧✤✗✕✣ ✙✖ ✣✤✗✕✚✖ ✣✤✔✕
disponible immédiatement après l’assertion de la ligne « read
enable » , alors que l’écriture se passe au prochain front actif de
l’horloge. Grace à ça, le même registre peut être accédé à la fois
pour la lecture et l’écriture et les lignes « read enable » et « w rite
enable » peuvent être appliquées au même temps en utilisant la
même adresse de lecture et d’écriture. E n fait, la lecture se fait sur
la valeur déj à présente, alors que l’écriture (nouvelle valeur) ne
prend effet que au prochain front montant de l’horloge.

Partie 1 65
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Les Mémoires
 On distingue deux classes de mémoires à semi- conducteur :
 Les mémoires vives (RA M : Random A ccess Memory) : lecture- écriture
 Les mémoires mortes (ROM : Read Only Memory) : lecture seule

 Les ROMs existent également dans un grand nombre de types


différents, principalement selon la façon dont on peut programmer
leur contenu : Les P RO Ms (Programmable Rom), Les E P RO Ms
(E rasable PROM), E E P RO Ms (E lectrically E PROM), Les
m ém o iresFlash

Partie 1 66
Proposé par A.Ben Abdelali

33
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Les Mémoires
 Une RA M peut être statiq ue ou dy n am iq ue. Chaque bit mémoire d’une
RA M statique (SRA M) est constitué d’une bascule, et conserve son état tant
qu’elle est alimentée. A l’inverse, chaque bit d’une RA M dynamique
(DRA M) est composé d’une capacité, qui doit être rafraîchie périodiquement
par une électronique séparée. Les RA Ms statiques ont un taux d’intégration
plus faible que les RA M dynamiques, puisqu’un bit mémoire nécessite 6
transistors dans un cas, et une capacité plus un transistor dans l’autre.

 Une RA M peut être synchrone ou asynchrone, une RA M synchrone étant


en fait une RA M asynchrone à laquelle on a aj outé une machine à états
finis synchrone qui place les commandes de lecture et d’écriture dans un
pipeline, afin de permettre d’accepter une nouvelle commande avant que la
précédente n’ait été complétée.
Partie 1 67
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Org anisation et f onctionnement de la
Mémoire ( SRA M)
 Le symbole logique montrant les différentes connections d’une RA M
typique est donné par la figure suivante :

Bus
d’ adresse

Bus de
ch ip enable données
( sélection, v alidation
du puce mémoire)

w rite enable
( sélection de l’ opération :
lecture ou écriture)

Partie 1 68
Proposé par A.Ben Abdelali

34
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Org anisation et f onctionnement de la
Mémoire ( SRA M)
 N otez que dans le cycle de lecture de la figure suivante la RA M n’utilise pas
un signal clock . Les deux opérations de lecture et d’écriture sont
synchronisées sur les lignes de contrôle CE et W R.
 L’opération d’écriture commence par une adresse valide sur les lignes
d’adresse, suivie immédiatement par l’assertion de la ligne CE. J uste après,
une donnée valide doit être présent sur les lignes de données et puis la
ligne W R doit être validés. Dès que W R est activée, la donnée sur le bus de
données sera écrite dans l’emplacement mémoire adressé par les ligne
d’adresses.

Partie 1 69
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Org anisation et f onctionnement de la
Mémoire ( SRA M)
 Une opération de lécture de la mémoire commence aussi par présenter une
adresse valide sur les lignes d’adresse, suivie l’activation de CE. La ligne
W R est après m ise à l’état b as, et après un certain temps appelé
tem p s d’ accès en lecture, une donnée valide sera disponible sur les
lignes de données à partir de l’emplacement mémoire spécifié par les lignes
d’adresse.

Partie 1 70
Proposé par A.Ben Abdelali

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28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Org anisation et f onctionnement de la
Mémoire ( SRA M)
 A u lieu d’avoir j uste la ligne W R pour sélectionner les deux opérations de
lecture et d’écriture, certain puces mémoire présentent deux lignes de
contrôle d’opération : « read enable (RE ) – out enable (OE ) » et « w rite
enable (W E ) » . Lors de l’écriture d’un mot mémoire, la ligne OE doit être
inactive, et la donnée à écrire peut être placée sur DATA sans risque de
court- circuit. Lors d’une lecture en mémoire, la ligne OE doit être activée
après le temps d’accès en lecture pour que la donnée lue soit disponible sur
DATA. Des précautions doivent être respectées ici, et en particulier le
risque qu’il y a d’avoir à la fois OE active et une donnée présente en entrée
de DATA, qui peut conduire à la destruction du circuit.

Partie 1 71
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Mémoire : exemple de réalisation
( SRA M)
 Chaque bit d’une mémoire statique RA M est stock é dans une cellule
mémoire comme celle présenté par la figure suivante. Le composant
principale de cette cellule est une latch de type D avec entré enable. Un
buffer trois états est connecté à la sortie de la bascule D pour la sélection
de lecture. Le signal « Cell enab le » est utilisé pour autoriser la cellule
mémoire dans le cas de lecture et d’écriture.
 Pour la lecture, le signal « Cell enab le » est utilisé pour autoriser le buffer 3
états. Pour l’écriture, « Cell enab le » est utilisé avec le signal « W rite enab le
» pour autoriser la bascule D (latch) de façon a ce que la donnée sur la
ligne d’entrée soit latchée dans la cellule.

Partie 1 72
Proposé par A.Ben Abdelali

36
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Mémoire : exemple de réalisation
A 4 × 4 RA M chip circuit.
SRA M

Partie 1 73
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Composants séquentiels
Mémoire Morte ( ROM)
 La figure suivante représente le symbole logique d’une mémoire
morte ROM

ROM : exemple de réalisation

Partie 1 74
Proposé par A.Ben Abdelali

37
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

★✩✪✫✬✭✮✯✮✰✱✭ ✲✩ ✳✱✫✴✵✬ ✲✬ ✶✯✷✬✷


mémoire

Une mémoire de 1 K × 8-bit


construite à partir de quatre
mémoires de 256 × 8-bit;

Partie 1 75
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

A ugmentation du N ombre et de la
largeur de cases mémoire

Une mémoire de 512 × 16-bit


construite à partir de quatre
mémoires de 256 × 8-bit

Partie 1 76
Proposé par A.Ben Abdelali

38
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

µ P

Partie 1Proposé par A.Ben 77


Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 78


Abdelali

39
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

A = Accumulateur.
PC = Compteur programme (program counter).
aaaa = 4 bits pour spécifier une adresse mémoire.
x = valeur sans importance (don’t cares).

Partie 1Proposé par A.Ben 79


Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 80


Abdelali

40
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 81


Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Table de transition et d’implémentation

Partie 1Proposé par A.Ben 82


Abdelali

41
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Equations d’excitation
D2 = Q 2 Q 1 Q 0 + Q 2 'Q 1 Q 0 'IR7
D1 = Q 2 Q 1 Q 0 + Q 2 'Q 1 Q 0 ' (IR6 IR5 + IR7 IR6 ) + Q 2 'Q 1 'Q 0
D0 = Q 2 Q 1 Q 0 + Q 2 'Q 1 Q 0 ' (IR6 IR5 + IR7 IR5 ) + Q 2 'Q 1 'Q 0 '

Partie 1Proposé par A.Ben 83


Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Table de sortie

Partie 1Proposé par A.Ben 84


Abdelali

42
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

E quations de sortie

IRload ✸ Q 2 'Q 1 'Q 0


PCload = Q 2 'Q 1 'Q 0 + Q 2 Q 1 Q 0 ' (Aneq 0 )
IN mux = Q 2 'Q 1 Q 0
Aload = Q 2 'Q 1 Q 0 + Q 2 Q 1 'Q 0
J N Zmux = Q 2 Q 1 Q 0 '
Halt = Q 2 Q 1 Q 0

Partie 1Proposé par A.Ben 85


Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Circuit de l’ unité de contrôle

Partie 1Proposé par A.Ben 86


Abdelali

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28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Le Circuit Complet

Partie 1Proposé par A.Ben 87


Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

E xemple d’ implémentation

Partie 1Proposé par A.Ben 88


Abdelali

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28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Instruction codage Opération Commentaire

LOAD A, address 000 aaaaa Charger A avec le contenu de la case mémoire


A ←M[aaaaa]
aaaaa
STORE A, 001 aaaaa Stocker A dans la case mémoire aaaaa
address M[aaaaa] ←A

ADD A, address 010 aaaaa A ← A + M[aaaaa] Add A avec M[aaaaa] et stocker le résultat dans A

SUB A, address 011 aaaaa Soustraire A avec M[aaaaa] et stocker le résultat


A ← A – M[aaaaa] dans A

IN A 100 Entrée dans A


A ←input
×××××
JZ address 101 aaaaa if(A = 0) then PC = Jump vers adresse si A est zéro
aaaaa
JPOS address 110 aaaaa if (A > 0) then PC = Jump vers adresse si A est positif
aaaaa
HALT 111 Halt suspendre l’exécution
×××××

Partie 1Proposé par A.Ben 89


Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 90


Abdelali

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28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 91


Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 92


Abdelali

46
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1 93
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 94


Abdelali

47
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 95


Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 96


Abdelali

4 8
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 97


Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

 ✹✺✻✼✺✽✾
-- ✿✻ ❀✽❁❀❂❁✽✿❃ ✿❄❃ ❅❆❇ ✻❈ ✿❉✻ ❊❂✾❋❃✺●
 0 0 0 0 0 : 1 0 0 0 0 0 0 0 ; -- input A
 0 0 0 0 1 : 0 0 1 1 1 1 1 0 ; -- store A ,x
 0 0 0 1 0 : 1 0 0 0 0 0 0 0 ; -- input A
 0 0 0 1 1 : 0 0 1 1 1 1 1 1 ; -- store A ,y
 0 0 1 0 0 : 0 0 0 1 1 1 1 0 ; -- loop: load A ,x - - x = y?
 0 0 1 0 1 : 0 1 1 1 1 1 1 1 ; -- sub A ,y
 0 0 1 1 0 : 1 0 1 1 0 0 0 0 ; -- j z out - - x= y
 0 0 1 1 1 : 1 1 0 0 1 1 0 0 ; -- j p xgty - - x> y
 0 1 0 0 0 : 0 0 0 1 1 1 1 1 ; -- load A ,y - - y> x
 0 1 0 0 1 : 0 1 1 1 1 1 1 0 ; -- sub A ,x - - y- x
 0 1 0 1 0 : 0 0 1 1 1 1 1 1 ; -- store A ,y
 0 1 0 1 1 : 1 1 0 0 0 1 0 0 ; -- j p loop
 0 1 1 0 0 : 0 0 0 1 1 1 1 0 ; -- xgty: load A ,x - - x> y
 0 1 1 0 1 : 0 1 1 1 1 1 1 1 ; -- sub A ,y - - x- y
 0 1 1 1 0 : 0 0 1 1 1 1 1 0 ; -- store A ,x
 0 1 1 1 1 : 1 1 0 0 0 1 0 0 ; -- j p loop
 1 0 0 0 0 : 0 0 0 1 1 1 1 0 ; -- load A ,x
 1 0 0 0 1 : 1 1 1 1 1 1 1 1 ; -- halt
 1 1 1 1 0 : 0 0 0 0 0 0 0 0 ; -- x
 1 1 1 1 1 : 0 0 0 0 0 0 0 0 ; -- y
 ----- ------ ----- ----- ------- ----------------------------
Partie 1 98
Proposé par A.Ben Abdelali

4 9
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

 - - Program to sum N dow nto 1


 0 0 0 0 0 : 0 0 0 1 1 1 0 1 ; - - load A ,one - - z ero sum by doing 1 - 1
 0 0 0 0 1 : 0 1 1 1 1 1 0 1 ; - - sub A ,one
 0 0 0 1 0 : 0 0 1 1 1 1 1 0 ; - - store A ,sum
 0 0 0 1 1 : 1 0 0 0 0 0 0 0 ; - - input A
 0 0 1 0 0 : 0 0 1 1 1 1 1 1 ; - - store A ,n
 0 0 1 0 1 : 0 0 0 1 1 1 1 1 ; - - loop: load A ,n - - n + sum
 0 0 1 1 0 : 0 1 0 1 1 1 1 0 ; - - add A ,sum
 0 0 1 1 1 : 0 0 1 1 1 1 1 0 ; - - store A ,sum
 0 1 0 0 0 : 0 0 0 1 1 1 1 1 ; - - load A ,n - - decrement A
 0 1 0 0 1 : 0 1 1 1 1 1 0 1 ; - - sub A ,one
 0 1 0 1 0 : 0 0 1 1 1 1 1 1 ; - - store A ,n
 0 1 0 1 1 : 1 0 1 0 1 1 0 1 ; - - j z out
 0 1 1 0 0 : 1 1 0 0 0 1 0 1 ; - - j p loop
 0 1 1 0 1 : 0 0 0 1 1 1 1 0 ; - - out: load A ,sum
 0 1 1 1 0 : 1 1 1 1 1 1 1 1 ; - - halt
 1 1 1 0 1 : 0 0 0 0 0 0 0 1 ; - - one
 1 1 1 1 0 : 0 0 0 0 0 0 0 0 ; - - sum
 1 1 1 1 1 : 0 0 0 0 0 0 0 0 ; - - n
Partie
- - - - 1- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 99
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

 - - Program to countdow n from input N to 0


 0 0 0 0 0 : 1 0 0 0 0 0 0 0 ; - - input
 0 0 0 0 1 : 0 1 1 1 1 1 1 1 ; - - Sub A ,1 1 1 1 1
 0 0 0 1 0 : 1 0 1 0 0 1 0 0 ; - - jz 0 0 1 0 0
 0 0 0 1 1 : 1 1 0 0 0 0 0 1 ; - - jp0 0 0 0 1
 0 0 1 0 0 : 1 1 1 1 1 1 1 1 ; - - halt
 1 1 1 1 1 : 0 0 0 0 0 0 0 1 ; - - constant 1
 E N D;

Partie 1 100
Proposé par A.Ben Abdelali

5 0
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 101


Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1 102
Proposé par A.Ben Abdelali

5 1
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1
!
103
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Data path
 A datapath circuit allow s us to do j ust that, that
is, for
 performing operations involving multiple steps.
Figure 9 .1 (b) show s a simple datapath using
one adder to add as
 many numbers as w e w ant.
 E xemple : circuit for adding four numbers or a
circuit for adding a million numbers? For
 adding four numbers

Partie 1 104
Proposé par A.Ben Abdelali

5 2
28/02/2019

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1 105
Proposé par A.Ben Abdelali

ISIMM 2018/ 2019 - Rappel : composants des Systèmes Numériques complexes>1ère année IG/M<

Partie 1Proposé par A.Ben 106


Abdelali

5 3