UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

(Universidad del Perú, DECANA DE AMERICA)

FACULTAD DE INGENIERIA ELECTRICA Y ELECTRONICA

CURSO MICROELECTRONICA

TEMA LABORATORIO Nº1

PROFESOR ALARCON MATUTTI RUBÉN VIRGILIO

ALUMNOS ROSAS JUSTINO, ENOC ELIAS

CODIGO 15190025

HORARIO LUNES de 2 a 4pm

Ciudad Universitaria, 15 de abril del 2019

INVERSOR FIG A Y FIG B
 Realizar un Inversor CMOS:
 Diagrama del inversor CMOS realizado en microwind2

 Simulación del inversor CMOS

 Presentar en laboratorio el layout realizado del inversor, considerar para el layout el

esquema de la fig. A y la fig. B del diagrama de barras (STICK). Tratar de conseguir un
layout de dimensiones mínimas. Mostrar y describir las vistas de corte 2D y 3D.
 Vista de corte en 2D

 Vista de corte en 3D

 Hallar la frecuencia máxima de operación del inversor

  Frecuencia Máxima de Operación:

1 1
𝑓𝑚á𝑥 = 𝑇𝑝𝑚á𝑥 = 18𝑝𝑠
= 55.56 𝐺ℎ𝑧

 Frecuencia de simulación:

𝑓𝑚á𝑥 55.56𝐺ℎ𝑧
𝑓𝑠𝑖𝑚𝑢𝑙𝑎𝑐𝑖𝑜𝑛 < =
2 2

𝑓𝑠𝑖𝑚𝑢𝑙𝑎𝑐𝑖𝑜𝑛 < 27.78 𝐺ℎ𝑧

 Hallar el área ocupada del layout

𝐴𝑛𝑐ℎ𝑜 9.1𝑢𝑚
𝐿𝑎𝑟𝑔𝑜 6.9𝑢𝑚

 Extraer la descripción .CIR (spice) y la descripción .CIF.

  Descripción CIR

CIRCUIT C:\Users\ENOC\Desktop\Laboratorio 1\FIGURA A.MSK

* IC Technology: ST 0.25µm - 6 Metal
VDD 1 0 DC 2.50
Vclock4 6 0 PULSE(0.00 2.50 2.03N 0.05N 0.05N 2.03N 4.16N)
* List of nodes
* "s4" corresponds to n°4
* "clock4" corresponds to n°6
* MOS devices
MN1 0 6 4 0 TN W= 0.75U L= 0.25U
MP1 4 6 1 1 TP W= 0.75U L= 0.25U
C2 1 0 2.701fF
C3 1 0 0.601fF
C4 4 0 1.038fF
C6 6 0 0.195fF
* n-MOS Model 3 :
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
* p-MOS Model 3:
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
* Transient analysis
.TEMP 27.0
.TRAN 0.80PS 50.00N
.PROBE
.END

En base al archive .CIF y usando la vista del layout del inversor, indique los valores de las
coordenadas (X,Y) que definen las capas de poli silicio, difusiones, contactos y metal.
( File : "C:\Users\ENOC\Desktop\Laboratorio 1\FIGURA A.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 8/04/2019,02:36:08)
DS 1 1 1;
9 topcell;
L 1;
P -13250,25125 -8625,25125 -8625,27750 -13250,27750;
L 19;
P -10775,22975 -10475,22975 -10475,23275 -10775,23275;
P -10775,25975 -10475,25975 -10475,26275 -10775,26275;
P -9275,25475 -8975,25475 -8975,25775 -9275,25775;
P -10775,27100 -10475,27100 -10475,27400 -10775,27400;
P -10775,24225 -10475,24225 -10475,24525 -10775,24525;
L 13;
P -12125,23625 -9625,23625 -9625,23875 -12125,23875;
P -12500,23625 -12375,23625 -12375,26875 -12500,26875;
P -12375,26625 -9750,26625 -9750,26875 -12375,26875;
P -12375,23625 -12125,23625 -12125,26625 -12375,26625;
L 23;
P -9500,25250 -8750,25250 -8750,26000 -9500,26000;
P -11000,23250 -10250,23250 -10250,23500 -11000,23500;
P -11000,24000 -10250,24000 -10250,26500 -11000,26500;
P -11000,27375 -10250,27375 -10250,27625 -11000,27625;
P -11000,26875 -8875,26875 -8875,27375 -11000,27375;
P -11000,22750 -10250,22750 -10250,22875 -11000,22875;
P -11000,22875 -8750,22875 -8750,23250 -11000,23250;
L 2;
P -11000,23875 -10250,23875 -10250,24875 -11000,24875;
P -11000,22750 -10250,22750 -10250,23625 -11000,23625;
P -11000,23625 -10250,23625 -10250,23875 -11000,23875;
P -9500,25250 -8750,25250 -8750,26000 -9500,26000;
P -11000,26875 -10250,26875 -10250,27625 -11000,27625;
P -11000,25500 -10250,25500 -10250,26625 -11000,26625;
P -11000,26625 -10250,26625 -10250,26875 -11000,26875;
L 16;
P -11250,23625 -10000,23625 -10000,25125 -11250,25125;
P -11250,22500 -10000,22500 -10000,23875 -11250,23875;
P -11250,23375 -10000,23375 -10000,24125 -11250,24125;
P -9750,25000 -8500,25000 -8500,26250 -9750,26250;
L 17;
P -11250,26625 -10000,26625 -10000,27875 -11250,27875;
P -11250,25250 -10000,25250 -10000,26875 -11250,26875;
P -11250,26375 -10000,26375 -10000,27125 -11250,27125;
L 60;
94 Vdd -10500,27000;
94 s4 -10500,25000;
94 Vss -10750,23125;
94 clock4 -12250,24875;
94 Vdd -9125,25625;
94 ROSAS_JUSTINO,_ENOC -11875,28375;
DF;
C 1;
E
LYW

CONTACTOS Y POLISILICIO

METAL, DIFUSION N Y DIFUSION P

Para circuitos digitales CMOS mostrados en las Figuras 1,2,3. Analizar y hallar la función
lógica de salida de los circuitos. Presentar el LAYOUT como mínimo de UNO de ellos y
corroborar su función lógica mediante simulación. Medir el AREA del layout y hallar la
frecuencia MÁXIMA de operación.
Para poder hallar su función lógica se procederá a hacer una tabla de estados con las
tres entradas S, ln1, ln2 y la salida “F”.
Para la Figura 1:

S LN1 LN2 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0

Su ecuación la cual se halla por Karnaugh es

̅̅̅̅̅̅ ∗ 𝑆 + 𝐿𝑁2 ∗ 𝑆̅
𝐹 = 𝐿𝑁1
LAYOUT
SIMULACION

Viendo la simulación se puede comprobar que cumple con la secuencia lógica.

Width 15.1µm
Height 9.1µm
Frecuencia de operación 98MHz