UNIVERSIDAD NACIONAL

MAYOR DE SAN MARCOS

(Universidad del Perú, Decana de América)

FACULTAD DE INGENIERÍA ELECTRÓNICA Y ELECTRÍCA

Comparación entre Vhdl y Verilog

Curso : Diseño digital

Profesor : Ing. Fermin Felix

Horario : Lunes 5-8pm, Martes 3-6pm

EAP : Ing. Electrónica

Alumno : 14190121 CHAMBI COLQUE MARKO DENYS

Un lenguaje de descripción tiene por finalidad modelar el funcionamiento de un sistema o circuito.
Actualmente existen varios tipos de lenguajes de descripción entre los cuales están los mas
populares que vendrían a ser el Verilog y VHDL(Descripción del hardware del circuito integrado de
muy alta velocidad ). Pero ahora nos viene una gran interrogante a la mente ¿Cuál es el mejor
lenguaje que existe , el Verilog o VHDL? Para responder esta pregunta en las siguientes líneas
haremos una breve comparación entre los lenguajes ya dichos.

El VHDL fue creado en el departamento de defensa de los EEUU mientras que el Verilog se puso en
domino publico en 1990 y estuvo a cargo de la compañía CANDENCE Design Systems.
A grandes rasgos se puede decir que el lenguaje VHDL tuvo y tiene el fin de resolver las
necesidades del diseño en su época, y otras futuras. Esto quiere decir que este lenguaje nos podría
servir para resolver problemas más complejos que nos presentan ahora sino también en el futuro .
Y por eso este lenguaje es más rígido ,detallado y con una sinterización en el código que lo hace
más legible . Por otro lado, Verilog tuvo el fin de mejorar un flujo de diseño y por lo tanto, es un
lenguaje que cubre todas las necesidades de diseño y simulación. Es por esto que es mas flexible y
simple , esto nos dice que es mucho más fácil de aprender.

 Comparación en distintos aspectos (código , librerias ,etc)

VHDL
Es un poco complicado de
aprender ya que esta basado en
los lenguajes ADA y Pascal
Diseños con distintos estilos
como el funcional, flujo de
datos y de estilo estructural.
Pero se necesitan mas líneas de
código en comparación con el
verilog.
Se necesita declarar la entidad y
la arquitectura del diseño digital
obligatoriamente
CODIGO
1 sola forma de asignar valores
Las estructuras de selección (IF,
CASE, WITH, etc) en su sintaxis
de declaración tienen forma
similar a las de un lenguaje de
programación como en pascal.
LIBRERIAS Es obligatorio declarar las
librerias.
VERILOG
Facil de aprender
Se puede solucionar los
mismos ejercicios que en
VHDL, pero con la ventaja
que se necesita menos líneas
de código
No se necesita una entidad
externa para declarar los
datos ya que vienen incluido
dentro de la misma
arquitectura en este caso
llamado MODULE
2 formas de asignar valores
Las estructuras de selección
(IF; CASE; WITH; etc) en su
declaración es muy
semejante a la declaración
del lenguaje C
No se necesita declarar las
librerias ya que se ejecutan
automáticamente.
 SIMULACION Ya que tiene más código para la
solución de un diseño digital el
tiempo de simulación
aumentara pero en pocos
pequeños ms.
Ya que tiene menos código
para la solución de un mismo
diseño digital , el tiempo de
simulación va a disminuir
pero en pocos pequeños ms.

El flujo de diseño que utiliza VHDL lo utiliza también Verilog .

En conclusión , se puede decir que ningún lenguaje es mejor que el otro , solo dependiendo del
uso que nosotros le demos se recomienda usar uno u otro.