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TPN°1 :multiplixeur et

testbench

Elaborée par : DKHIL WAFA

HABBECHI MARYEM

Ie4

2018 /2019

Tpn°1 : multipluxeur et
testbench
1. Objectifs :
Ecrire un programme VHDL d’un multiplexeur 4 vers 1 en utilisant les deux
implémentations parallèle et séquentielle. Ensuite on va construire un multiplexeur 4
vers 1, et faire son testbench.
2. Généralité :

Le testbench est un module VH²DL venant stimuler les entrées du module à réaliser et
relire ses sorties afin de valider le bon fonctionnement de celui-ci. Il est placé à la
suite du module à tester et respecte les memes régles que n’importe quelautre module
VHDL ;

La déclaration de l’entité du testbenchest vide dans l’immense majorité des cas

Une testbench n’est pas quelques chose d’optimal. Il doit etre systématique crée pour
chaque module à synthtiser, étre le plus efficace possible (normalment il doit valider
tous les cas possibles de fonctionnement), et donc permmettre d’utiliser de facon
fiable le module testé.une absence de testbench est donc une aberration.

Le simulateur VHDL ModelSim démarre. Il va enchaîner automatiquement :


•la compilation du design et des stimuli,
•le lancement du simulateur,
•la simulation jusqu’à l’arrêt automatique du testbench.

3. Manipulation :
Figure : Schéma bloc d’un MUX 4x1, table de vérité et circuit logique

Ce MUX nécessite 2 lignes de contrôle, s0 et s1. Ces 2 bits sélectionnent une des
4 entrées à connecter à la sortie. Il est possible de faire un MUX 4 vers 1 à partir d’un
arbre de 3 MUX 2x1. De la même manière, on peut construire des MUX 8x1, 16x1,
etc.
Nous avons affaire à un circuit combinatoire à 4 entrées et1 sorties, il s’agit d’un un
MUX 4 vers 1.

a) Code
En début de programme, on déclare le composant à tester ainsi que les différents
signaux qui vont servir à connecter le composant.

b) Test

Nous avons maintenant un design prêt à être simulé et nous devons écrire un fichier
en langage VHDL appelant mux et décrivant les signaux que nous allons appliquer sur
ses entrées. Ce fichier s’appelle un fichier de stimuli (un testbench en VHDL). La
création du testbench est l’étape 2 du flot de développement.

code :

Dans ce programme sert à connecter le composant et lui imposer des « stimuli » en


entrée pour savoir comment il réagit.

Simulation :
4. Conclusion :

Nous avons maintenant un design prêt à être simulé et nous devons écrire un fichier
en langage VHDL appelant mux et décrivant les signaux que nous allons appliquer sur
ses entrées.

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