UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Facultad de Ingeniería Electrónica y Eléctrica

COMPARACIÓN DE PRESTACIONES Y PARÁMETROS DE RENDIMIENTO

EN CIRCUITOS IMPLEMENTADOS EN LÓGICA DINÁMICA.
Laboratorio 3

Microelectrónica
Msc. Adanaque Infante, Luz
Enco Castañeda, Owen Paulo: 15190179
Fecha de realización 31 de mayo del 2019
Fecha de entrega 5 de junio del 2019
COMPARACIÓN DE PRESTACIONES Y PARÁMETROS DE RENDIMIENTO
EN CIRCUITOS IMPLEMENTADOS EN LÓGICA DINÁMICA.

I. OBJETIVO

El objetivo principal de esta experiencia de laboratorio es interactuar con el software simulador

de circuitos LTspice a través del diseño, la caracterización de compuertas lógicas diseñadas en el
software y modificadas por el diseñador.

II. HERRAMIENTAS

Software de simulación LTSpice

Librería cmosedu_models.txt

III. PROCEDIMIENTO

PARTE 1. LÓGICA DINÁMICA

1. Diseñar el circuito 𝑂 = 𝐴𝐵 + 𝐵̅𝐶̅ + 𝐷 en lógica dinámica.

Haremos el gráfico en LTSpice, esto se mostrará en la Figura 1.

Figura 1. Grafo de la función O.

Realizaremos la tabla de verdad, la cual se muestra en la Tabla 1, tenemos que escoger un
punto donde la salida cambie de estado, esto sucederá siempre y cuando las entradas den ese
cambio dentro del periodo de evaluación. En este caso escogeremos los estados que están
pintados de rojo (cambio de 0 a 1) y azul (cambio de 1 a 0) en la tabla 1.
TABLA 1

TABLA DE VERDAD PARA LA FUNCIÓN O

A B C D O
0 0 0 0 1
0 0 0 1 1
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 1
1 0 1 0 0
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1

Entonces procederemos a poner nuestras señales de entrada y reloj conforme hemos escogido,
obtendremos la siguiente gráfica mostrada en la Figura 2.

Figura 2. Distribución de entradas

 Observamos que cuando el clk=1:

 Primero obtendremos una distribución de entradas: 0000 → 0100, como vimos en

nuestra tabla de verdad, la salida cuando las entradas son 0000 es 1, cuando B se
activa la salida pasa a 0.
 El segundo cambio se daría cuando las entradas pasen de 0110 → 0111, mostrando
un cambio de la salida de 0 a 1.

2. Graficar la salida Vout vs tiempo:

Al tener nuestras entradas como previamente hemos definido obtendremos la Figura 3.

Figura 3. Vout vs t

Como habíamos señalado en el punto anterior tendremos dos cambios en nuestra salida, los
cuales serán mostrados a continuación:

 Entradas 0000 → 0100 genera un cambio en Vout 1 → 0.

 Entradas 0110 → 0111 genera un cambio en Vout 0 → 1.

3. Calcular el tiempo de retardo (50% de la entrada al 50% de la salida)

Calcularemos este retardo tanto en subida como en bajada con un condensador en la salida
de 5pF. Mostraremos primero el retador en bajada, esto se muestra en la Figura 4.
 Figura 4. Tiempo de retardo en bajada.

Observamos un:

𝑇𝑝ℎ𝑙𝑏𝑎𝑗𝑎𝑑𝑎 = −13.83𝜇𝑠

Ahora lo haremos para la subida.

Figura 4. Tiempo de retardo en subida.

Observamos un:

𝑇𝑝ℎ𝑙𝑠𝑢𝑏𝑖𝑑𝑎 = 28.41𝜇𝑠

Teniendo los valores de retardo tanto de subida como de bajada podemos decir que el tiempo
de retardo en bajada es más rápido (se adelanta) con respecto a la entrada debido a que la red
NMOS es rápida para la descarga.
4. Colocar una Cnand a la salida del circuito y simular paramétricamente.

a. Cnand 10pF – 100pF, veremos la simulación en la Figura 5.

a)

b)

Figura 5. Cnand 10pF– 100pF

a. subida b. bajada.

Entonces escogeremos el valor de condensador que tenga una respuesta más suave.
Calcularemos los tiempos de retardo en subida y bajada.
Para 40pF:

 Tiempo de retardo en bajada, ver Figura 6.

Figura 6. Tiempo de retardo en bajada para C=40pF.

𝑇𝑝ℎ𝑙𝑏𝑎𝑗𝑎𝑑𝑎 = −1.447𝜇𝑠

 Tiempo de retardo en subida, ver Figura 7.

Figura 7. Tiempo de retardo en subida para C=40pF.

𝑇𝑝ℎ𝑙𝑠𝑢𝑏𝑖𝑑𝑎 = 41.705𝜇𝑠
b. Cnand 20fF – 200fF, veremos la simulación en la Figura 8.

a)

b)

Figura 8. Cnand 20fF– 200fF

a. subida b. bajada.

Entonces escogeremos el valor de condensador que tenga una respuesta más suave.
Calcularemos los tiempos de retardo en subida y bajada.
 Para 40fF:

 Tiempo de retardo en bajada, ver Figura 9.

Figura 9. Tiempo de retardo en bajada para C=40fF.

𝑇𝑝ℎ𝑙𝑏𝑎𝑗𝑎𝑑𝑎 = −20.27𝜇𝑠

 Tiempo de retardo en subida, ver Figura 10.

Figura 10. Tiempo de retardo en subida para C=40fF.

𝑇𝑝ℎ𝑙𝑠𝑢𝑏𝑖𝑑𝑎 = 25.46𝜇𝑠
5. Completar

Tiempo de retardo Tiempo de retardo Tiempo de retardo

Capacitancia
subida bajada promedio
10pF – 100pF 41.705𝜇𝑠 −1.447𝜇𝑠 21.576𝜇𝑠
20fF – 200fF 25.46𝜇𝑠 −20.27𝜇𝑠 22.865𝜇𝑠
PARTE 2. LÓGICA DOMINÓ

6. Diseñar el circuito 𝑂 = 𝐴𝐵 + 𝐵̅𝐶̅ + 𝐷 en lógica dominó.

Sabemos que a la salida debe haber un inversor por lo tanto debemos dibujar la función:

𝑋 = 𝑂̅ = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
𝐴𝐵 + 𝐵’𝐶’ + 𝐷

Pero la gráfica se hace en lógica estática por tanto graficaremos la función X negada,
quedándonos la función O:

𝑋̅ = 𝐴𝐵 + 𝐵̅𝐶̅ + 𝐷

Haremos el gráfico en LTSpice, esto se mostrará en la Figura 11.

Figura 11. Grafo de la función O (Dominó).

Realizaremos la tabla de verdad, la cual se muestra en la Tabla 2, tenemos que escoger un

punto donde la salida cambie de estado, esto sucederá siempre y cuando las entradas den ese
cambio dentro del periodo de evaluación. En este caso escogeremos los estados que están
pintados de rojo (cambio de 0 a 1) y azul (cambio de 1 a 0) en la tabla 2.
 TABLA 2

TABLA DE VERDAD PARA LA FUNCIÓN O

A B C D O
0 0 0 0 1
0 0 0 1 1
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 1
1 0 1 0 0
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1

Entonces procederemos a poner nuestras señales de entrada y reloj conforme hemos escogido,
obtendremos la siguiente gráfica mostrada en la Figura 12.

Figura 12. Distribución de entradas

Observamos que cuando el clk=1:

 Primero obtendremos una distribución de entradas: 0000 → 0100, como vimos en

nuestra tabla de verdad, la salida cuando las entradas son 0000 es 1, cuando B se
activa la salida pasa a 0.
 El segundo cambio se daría cuando las entradas pasen de 0110 → 0111, mostrando
un cambio de la salida de 0 a 1.
7. Graficar la salida Vout vs tiempo:

Al tener nuestras entradas como previamente hemos definido obtendremos la Figura 13.

Figura 13. Vout vs t

Como habíamos señalado en el punto anterior tendremos dos cambios en nuestra salida, los
cuales serán mostrados a continuación:

 Entradas 0000 → 0100 genera un cambio en Vout 1 → 0.

 Entradas 0110 → 0111 genera un cambio en Vout 0 → 1.

8. Calcular el tiempo de retardo (50% de la entrada al 50% de la salida)

Calcularemos este retardo tanto en subida como en bajada con un condensador en la salida
de 5pF. Mostraremos primero el retador en bajada, esto se muestra en la Figura 14.

Figura 14. Tiempo de retardo en bajada.

 Observamos un:

𝑇𝑝ℎ𝑙𝑏𝑎𝑗𝑎𝑑𝑎 = 21.93𝜇𝑠

Ahora lo haremos para la subida.

Figura 14. Tiempo de retardo en subida.

Observamos un:

𝑇𝑝ℎ𝑙𝑠𝑢𝑏𝑖𝑑𝑎 = −21.69𝜇𝑠
Teniendo los valores de retardo tanto de subida como de bajada podemos decir que el tiempo
de retardo en subida es más rápido (se adelanta) con respecto a la entrada debido a que la red
PMOS es rápida para la carga.

9. Colocar una Cnand a la salida del circuito y simular paramétricamente.

c. Cnand 10pF – 100pF, veremos la simulación en la Figura 15.

a)
 b)

Figura 15. Cnand 10pF– 100pF

a. subida b. bajada.

Entonces escogeremos el valor de condensador que tenga una respuesta más suave.
Calcularemos los tiempos de retardo en subida y bajada.

Para 50pF:

 Tiempo de retardo en bajada, ver Figura 16.

Figura 16. Tiempo de retardo en bajada para C=50pF.

𝑇𝑝ℎ𝑙𝑏𝑎𝑗𝑎𝑑𝑎 = 25.3𝜇𝑠
  Tiempo de retardo en subida, ver Figura 17.

Figura 17. Tiempo de retardo en subida para C=50pF.

𝑇𝑝ℎ𝑙𝑠𝑢𝑏𝑖𝑑𝑎 = −17.22𝜇𝑠

d. Cnand 20fF – 200fF, veremos la simulación en la Figura 18.

a)
 b)

Figura 18. Cnand 20fF– 200fF

a. subida b. bajada.

Entonces escogeremos el valor de condensador que tenga una respuesta más suave.
Calcularemos los tiempos de retardo en subida y bajada.

Para 100fF:

 Tiempo de retardo en bajada, ver Figura 19.

Figura 19. Tiempo de retardo en bajada para C=100fF.

𝑇𝑝ℎ𝑙𝑏𝑎𝑗𝑎𝑑𝑎 = 21.89𝜇𝑠
  Tiempo de retardo en subida, ver Figura 20.

Figura 20. Tiempo de retardo en subida para C=100fF.

𝑇𝑝ℎ𝑙𝑠𝑢𝑏𝑖𝑑𝑎 = −21.71𝜇𝑠
10. Completar

Tiempo de retardo Tiempo de retardo Tiempo de retardo

Capacitancia
subida bajada promedio
10pF – 100pF −17.22𝜇𝑠 25.3𝜇𝑠 21.26𝜇𝑠
20fF – 200fF −21.71𝜇𝑠 21.89𝜇𝑠 21.8𝜇𝑠

IV. CONCLUSIONES
En la parte 1, lógica dinámica, puedo concluir que la salida recién cambiará en la etapa de
evaluación, por lo que las señales deben estar en ese periodo, cuando el Clk pasa 0 la salida se
mantiene en el valor en el que se encuentra hasta que exista un nuevo periodo de evaluación.
En la parte 2, lógica dominó, observamos un comportamiento similar a la lógica dinámica, salvo la
diferencia que la señal de salida vuelve a 0 cuando termina el periodo de evaluación, cuando se da
un nuevo periodo de evaluación la salida empieza en 0 o da un salto de 0 a 1 dependiendo de las
entradas.
Finalmente podemos ver que el tiempo de retardo de bajada en la lógica dinámica es negativo, dado
que en la red NMOS es más rápida la descarga, contrario a la lógica dominó donde el tiempo de
retardo negativo se da en la subida, debido a la red PMOS es rápida la carga.