UNIVERSIDAD PEDAGÓGICA Y TECNOLÓGICA DE COLOMBIA

SEDE SECCIONAL SOGAMOSO

ESCUELA DE INGENIERÍA ELECTRÓNICA
ELECTRÓNICA DIGITAL II

CONVERSORES ADC USANDO FPGAs

Daniel Romero Lerma
201512003
Daniel.romero03@uptc.edu.co

 Juan Santiago Díaz Gómez

201511539
Juan.Diaz04@uptc.edu.co

 Duvan Javier Cubides Niño

201511845
Duvan.cubides@uptc.edu.co

La conversión analógico-digital es el proceso

1. RESUMEN
El presente informe muestra la implementación de
conversores análogo – digital tipo rampa doble,
rampa sencilla y aproximaciones sucesivas (SAR),
para obtener información de una señal análoga,
permitiendo la reconstrucción de esta a partir de los
datos retenidos y muestreados
2. OBJETIVOS
 Identificar las diferencias entre los diferentes
conversores análogo-digital.
 Diseñar, describir y sintetizar en la FPGA un
conversor análogo digital tipo rampa sencilla,
rampa doble y aproximaciones sucesivas
(SAR) con un rango de 0 a 3.3 voltios y
resolución de 8 bits.
3. INTRODUCCIÓN
Un convertidor A/D toma un voltaje de entrada
analógico y después de cierto tiempo produce
un código de salida digital que representa la
entrada analógica.
de convertir la salida del circuito de muestreo
y retención en una serie de códigos binarios
que representan la amplitud de la entrada
analógica en cada uno de los instantes de
muestreo. El proceso de muestreo y retención
hace que se mantenga constante la amplitud de
la señal analógica de entrada entre sucesivos
impulsos de muestreo; así, la conversión
analógico-digital puede realizarse utilizando
un valor constante, en lugar de permitir que la
señal analógica varíe durante el intervalo de
conversión, que es el intervalo comprendido
entre los impulsos de muestreo. La Figura
1ilustra la función básica de un convertidor
analógico-digital (ADC). Los intervalos de
muestreo se indican mediante líneas de puntos.
Materiales
 Tarjeta de desarrollo y educación Altera
DE1 (o similares disponibles en el
laboratorio).
 Quartus® II Web Editicion V9.1 o
versiones superiores.
 Amplificadores operacionales
 Comparador LM339, LM324
 Circuito integrado CD4066

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 Resistencias 𝐶𝑜𝑛𝑡 =830000

Métodos Usando el 10% del conteo tenemos 83000 flancos de

subida con el objetivo de que el condensador se cargue
PARTE 1(SAR): correctamente (usando el clk de 50Mhz de la FPGA)
Para la descripción del conversor análogo-digital tipo
aproximaciones sucesivas (SAR) en VHDL. Lo
primero que se realizo fue definir la frecuencia de
muestreo de 60 Hz. Después de definida la frecuencia
se realizaron los cálculos para determinar el periodo
necesario, para así obtener un señal muestreada y
retenida de la mejor forma posible
.
Para realizar el muestreo se siguen los siguientes
pasos, teniendo en cuenta que el periodo de la FPGA
es de 20 ns. Figura 1. Visualización del pulso en el conversor análogo-digital tipo
1 aproximaciones sucesivas (SAR)
𝑇=
60
𝑇 = 16.6 𝑚𝑠

Tomando una resolución de 8 bits.

𝑇𝑚
𝑇𝑐𝑜𝑛𝑡𝑒𝑜 = 𝑛
2
16.6 𝑚𝑠
𝑇𝑐𝑜𝑛𝑡𝑒𝑜 =
256
𝑇𝑐𝑜𝑛𝑡𝑒𝑜 = 65 𝑢𝑠
El valor se divide en dos porque solo tomamos flancos
de subida. Figura 2. Visualización del pulso vs l salida en el conversor análogo-digital
65𝑢𝑠 tipo aproximaciones sucesivas (SAR)
𝑇𝑐𝑜𝑛𝑡𝑒𝑜 =
2
𝑇𝑐𝑜𝑛𝑡𝑒𝑜 = 33 𝑢𝑠
El resultado se divide en el periodo de cada ciclo de
la señal de reloj de la FPGA.
33 𝜇𝑠
𝐶𝑜𝑛𝑡 =
20𝑛𝑠

𝐶𝑜𝑛𝑡 = 1627

Para encontrar la cantidad de flancos de subida que

tomamos para el generador de pulso de muestreo, se
toma 2 veces el conteo del divisor se multiplica por la Figura 3. Visualización del DAC en el conversor análogo-digital tipo
resolución propuesta. aproximaciones sucesivas (SAR)

𝐶𝑜𝑛𝑡 =2*1627*256

2
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𝐶𝑜𝑛𝑡 = 1627

Para encontrar la cantidad de flancos de subida que

tomamos para el generador de pulso de muestreo, se
toma 2 veces el conteo del divisor se multiplica por la
resolución propuesta.

𝐶𝑜𝑛𝑡 =2*1627*256

Figura 4. Visualización de la señal reconstruida en el conversor análogo- 𝐶𝑜𝑛𝑡 =830000

digital tipo aproximaciones sucesivas (SAR)

Usando el 10% del conteo tenemos 83000 flancos de

PARTE 2(RAMPA SIMPLE): subida con el objetivo de que el condensador se cargue
Para la descripción del conversor análogo-digital tipo correctamente (usando el clk de 50Mhz de la FPGA).
rampa sencilla en VHDL. Lo primero que se realizo
fue definir la frecuencia de muestreo de 60 Hz.
Después de definida la frecuencia se realizaron los El funcionamiento del conversor rampa sencilla lo
cálculos para determinar el periodo necesario, para primero que hacemos es generar un contador, este
así obtener un señal muestreada y retenida de la mejor contador va conectado a una señal de habilitación
forma posible. procedente de la señal muestreo, el contador se activa
en el flanco en que el condensador termina de
Para realizar el muestreo se siguen los siguientes cargarse, iniciando un conteo máximo de 255, el valor
pasos, teniendo en cuenta que el periodo de la FPGA del contador pasa al conversor DAC R-2R que realiza
es de 20 ns. la comparación entre el valor de voltaje generado por
1 el bloque y el valor que viene del circuito de muestreo
𝑇= y retención usando un amplificador lm358, si el valor
60
𝑇 = 16.6 𝑚𝑠 procedente del DAC es menor que el muestreado el
amplificador genera un alto, de lo contrario un bajo,
Tomando una resolución de 8 bits. en el momento en que el amplificador genera un bajo
𝑇𝑚 el contador se detiene.
𝑇𝑐𝑜𝑛𝑡𝑒𝑜 = 𝑛
2
16.6 𝑚𝑠
𝑇𝑐𝑜𝑛𝑡𝑒𝑜 =
256
𝑇𝑐𝑜𝑛𝑡𝑒𝑜 = 65 𝑢𝑠
El valor se divide en dos porque solo tomamos flancos
de subida.
65𝑢𝑠
𝑇𝑐𝑜𝑛𝑡𝑒𝑜 =
2
𝑇𝑐𝑜𝑛𝑡𝑒𝑜 = 33 𝑢𝑠
El resultado se divide en el periodo de cada ciclo de la
señal de reloj de la FPGA.
Figura 5. Visualización de las rampas en el conversor análogo-digital tipo
33 𝜇𝑠
𝐶𝑜𝑛𝑡 = rampa simple.
20𝑛𝑠

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mientras que el conversor de aproximaciones

sucesivas necesita un segundo conversor DAC
R-2R, para la correcta representación de la
señal,
- Se logró evidenciar que el tiempo de
conversión en el SAR es fijo para cualquier
valor de la entrada analógica haciendo que
sea más rápido.
- A modo de cierre se aprecia que los
conversores ADC y DAC hacen sencilla la
cuantificación y el procesamiento de la
Figura 6. Visualización de las rampas vs la señal reconstruida en el información de las señales, para representar
conversor análogo-digital tipo rampa simple.
los sistemas analógicos y digitales, por
consiguiente, hace que sean más rápidos y
precisos.

5. BIBLIOGRAFÍA
[1] J. F. Wakerly: Digital Design. Principles and
Practices. 2ª Edición. Ed. Prentice Hall, 1995.
[2] M. Morris Mano: Lógica digitales y diseño de
computadores. Editorial Prentice-Hall
Hispanoamericana S.A.
Figura 7. Visualización en 7 segmentos y montaje..
[3] Ronald J. Tocci: Sistemas digitales principios
y aplicaciones. Editorial Prentice-Hall
Análisis de Resultados Hispanoamericana S.A. 2007.
En la implementación se realizó un circuito de
muestreo y retención realizado con un CD4066BE el
cual recibe un pulso de entrada que habilita o
deshabilita un swich digital permitiendo la entrada de
la señal, para luego realizar un proceso de retención
en una configuración RC, el condensador permite
retener la señal y es amplificada por medio de un
lm358. Para el circuito se usó una resistencia de 57
ohm y un C=100 nF.

4. CONCLUSIONES
- Se logra observar que el conversor rampa
sencilla es más practico al momento de
implementarlo, debido a que la señal de salida
del DAC R-2R, muestra la señal reconstruida,