UNMSM

FACULTAD DE INGENIERÍA
ELECTRÓNICA,ELÉCTRICA Y
TELECOMUNICACIONES

APELLIDOS Y NOMBRES MATRÍCULA

 MERJILDO ALANIA LUÍS DAVID 17190122
 CURSO TEMA
Circuitos digitales CIRCUITOS DIGITALES PARA LA
GESTIÓN DE DATOS
INFORME FECHAS NOTA
------ REALIZADA ENTREGA
NÚMERO ------------ 26-6-19
5
GRUPO PROFESOR
ING. Alarcon Matutti Ruben
2019-1
1. DISEÑ OS OBLIGATORIOS

́ imo y hacer su correspondiente simulación en el

De las siguientes preguntas, resolver CINCO como min
DSCH. Revisar los ejemplos parecidos del DSCH. (Puntaje: 10 puntos).

De las siguientes preguntas, diseñar en VHDL como min

́ imo TRES y hacer su correspondiente código y
simulación en VHDL. Pueden ser las mismas preguntas del DSCH o distintas. (Puntaje: 08 puntos).

̃ r un multiplexor 64 a 1. Se pide:
A) Usando multiplexores CI 74151 y algunas puertas adicionales, disena

o - Resumen de la Hoja de Datos Técnicos del CI. Buscar en internet el “data sheet”. Entender su
funcionamiento lógico.
o - Simular el equivalente lógico del CI y definirlo como sim
́ bolo. Incluir el pin de Vcc y GND con la misma
distribución de pines del “data sheet”.
o - Mostrar el conexionado y simular el diseño usando el sim ́ bolo del CI. El conexionado debe ser tal
como se haria ́ en un protoboard real.
Diseño del circuito interno del integrado en dsch
Diseño del integrado 74LS151
MULTIPLEXOR DE 8:1
AHORA USANDO MULTIPLEXORES CI 74151 Y ALGUNAS PUERTAS
ADICIONALES, DISEÑAMOS UN MULTIPLEXOR 64 A 1
B) Usando decodificadores CI 74138 y algunas puertas adicionales, diseñar un circuito decodificador 5 a 32. Se pide:

o - Resumen de la Hoja de Datos Técnicos del CI. Buscar en internet el “data sheet”. Entender su funcionamiento lógico.
o - Simular el equivalente lógico del CI y definirlo como sim
́ bolo. Incluir el pin de Vcc y GND con la misma distribución de
pines del “data sheet”.
o - Mostrar el conexionado y simular el diseño usando el sim ́ bolo del CI. El conexionado debe ser tal como se hariá en un
protoboard real.
DECODIFICADOR DE 3:8
DISEÑO DEL CIRCUITO
 C) Dada la función:

F (A, B, C, D, E) = m (7, 8, 12, 13, 14, 19, 23, 24, 27, 29, 30) + r(1, 10, 17, 26, 28, 31)

Diseñe la función minimizada de F mediante un MUX y puertas simples. Utilice un MUX de

3 entradas de control (A, B, C).
Solucion.

Primeramente relizamos el mapa k para analizar los minterminos

y = BE' + BCD' + ADE + B'CDE

I0 = 0

I1 = DE

I2 = E’

I3 = (DE)’

I4 = E

I5 = DE

I6 = D+E’

I7 = 1
DISEÑO EN VHDL
D) Diseñar, mediante puertas lógicas, un circuito que en un visualizador de 07 segmentos muestre en cada
ciclo de reloj la secuencia: 0 1 2......8 9 PERU 0 1 2..... (se repite la secuencia). Use un contador (cuenta 0-
15) para generar la secuencia automática.

E)

Diseñar un desplazador de 4 bits (rotación izquierda) como muestra en la tabla y se debe cumplir:
Entradas: I3 I2 I1 I0 .
Salidas: Y3 Y2 Y1 Y0 .

Señales de control: R A1 A0.

Utilice muxs 4:1 y puertas simples.

F) Diseñe un codificador de prioridad de 4 entradas activas en nivel bajo y una salida para indicar que no hay
ninguna entrada activa, como se muestra en la figura:
 Solución:

Hallamos la tabla de verdad

E0 E1 E2 E3 A1 A0 Y
0 0 0 0 0 0 0
0 0 0 1 0 0 0
0 0 1 0 0 0 0
0 0 1 1 0 0 0
0 1 0 0 0 0 0
0 1 0 1 0 0 0
0 1 1 0 0 0 0
0 1 1 1 0 0 0
1 0 0 0 0 1 0
1 0 0 1 0 1 0
1 0 1 0 0 1 0
1 0 1 1 0 1 0
1 1 0 0 1 0 0
1 1 0 1 1 0 0
1 1 1 0 1 1 0
1 1 1 1 X X 1

AHORA HALLAMOS LAS FUNCIONES QUE REPRESENTAN A1 A0 Y

y =E0E1E2E3
A0=E0E1’+E0E2

A1=E0E1

Hallamos la función correspondiente para cada salida

FINALMENTE, DISENAMOS EN CIRCUITO

 G) realizar la función F=M(0,2,4,6)mediante:
 Multiplexores de 8:1
 Multiplexores de 4:1
 Decodificadores 3:8 y puertas simples.

Solución:

 PARA EL CASO DE MULTIPLEXORES DE 8:1

Sea la función F= M (0,2,4,6) =∑ 𝐦(𝟏 , 𝟑, 𝟓, 𝟕)

Es decir, la función está en alto en 1,3,5,7

CUYAS VARIBLES DE CONTROL SON A, B Y C

m A B C 0 1 2 3 4 5 6 7
0 0 0 0 1 0 0 0 0 0 0 0
1 0 0 1 0 1 0 0 0 0 0 0
2 0 1 0 0 0 1 0 0 0 0 0
3 0 1 1 0 0 0 1 0 0 0 0
4 1 0 0 0 0 0 0 1 0 0 0
5 1 0 1 0 0 0 0 0 1 0 0
6 1 1 0 0 0 0 0 0 0 1 0
7 1 1 1 0 0 0 0 0 0 0 1
Implementación en Vhdl
Para el caso multiplexor 4:1

Para este caso asignamos dos variables de control A y B, ya que usamos multiplexor de 4:1

m A B C
0 0 0 0 L I0=C
1 0 0 1 H
2 0 1 0 L I1=C
3 0 1 1 H
4 1 0 0 L I2=C
5 1 0 1 H
6 1 1 0 L I3=C
7 1 1 1 H

Así mismo nuestra variable de entrada será C y por simple inspección tenemos:

i0=i2=i4=i6=c’

i1=i3=i5=i7=c

ARMANDO EL CIRCUITO TENEMOS

Para el caso del decodificador de 3:8

TABLA DE UN DECODIFICADOR

F=M(0,2,4,6)

A B C 0 1 2 3 4 5 6 7

0 0 0 L H H H H H H H

0 0 1 H L H H H H H H
0 1 0 H H L H H H H H

0 1 1 H H H L H H H H

1 0 0 H H H H L H H H

1 0 1 H H H H H L H H

1 1 0 H H H H H H L H

1 1 1 H H H H H H H L
H) Analizar el circuito dado y hallar la expresión booleana de la salida F en funció n de las entradas (x,y,z1,z0)
Solución:

Observando los circuitos que se conectan a las entradas que tiene el multiplexor 4:1, se puede saber que:

Z1 y z2 son las variables de control las entradas desigadas como i0,i1,i2,i3 estaran en funcion de (x,y), ademas:

 En la entrada “0” X′. 𝑌 + 𝑋. 𝑌’= X xor Y

 En la entrada “1”𝑋 + 𝑌
 En la entrada “2” (XY)’
 En la entrada “3”𝑌

A través de estas funciones, se arma la siguiente tabla de verdad para poder hallar la expresión booleana de F.

Usando Mapa de Karnaugh se obtiene la siguiente expresión booleana:

𝐹 = 𝑋.𝑌 + 𝑌.𝑍1 + 𝑋.𝑌.𝑍0 + 𝑌.𝑍1.𝑍0

DISEÑO MEDIANTE DSCH
Implementación de código VHDL