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ELECTRONIQUE NUMERIQUE

Avertissement
Ce support de cours ne remplace en aucun cas le cours qui sera donné par le professeur.
Plusieurs paragraphes ne sont pas détaillés complètements; ils manquent des
explications détaillées, des exemples d'applications, des démonstrations de formules ...
.......etc.

Hassan SAHSAH
Cours d’électronique numérique Hassan SAHSAH, Faculté des Sciences Agadir

CHAPITRE 0 : INTRODUCTION

I - QUANTITES NUM ERIQUES ET ANA LOGIQUES


II - CHIFFRES BINAIRES, NIVEA UX LOGIQUES ET FORM E D'ONDE NUM ERIQUE
1) ch iffres binaires
2) n iveau de tension
3) forme d'onde numérique
4) l'onde impulsionnelle et l'information binaire
III - OPERATIONS LOGIQUES DE BASE
IV - FONCTIONS LOGIQUES DE BASE
V- CIRCUIT INTEGRES NUM ERIQUES (CI)
EXERCICES (TD)

CHAPITRE 1 : Nu mération, changement de bases, codage.


I - NUM ERATION
1) INTRODUCTION
2) NOMBRES DECIMA UX
3) NOMBRES BINAIRES
II - CHANGEM ENT DE BASES
1) CONVERSION BINAIRE-DECIMA L
3) A RITHM ETIQUE BINAIRE
4) COMPLEM ENT A 1 ET A 2 DE NOMBRES BINAIRES
5) NOMBRES SIGNES
6) VA LEUR DECIMA LE DES NOM BRES SIGNES
7) A RITHM ETIQUE A VEC LES NOMBRES SIGNES
III - NOMBRES HEXADECIMA UX
1) COMPTA GE EN HEXADECIMA L
2) CONVERSION BINAIRE-HEXADECIMA L
3) CONVERSION HEXADECIMA L-BINAIRE
4) CONVERSION HEXADECIMA L-DECIMA L
5) CONVERSION HEXADECIMA L-DECIMA L
IV - NOM BRES OCTAUX
1) CONVERSION OCTA L-DECIMAL
2) CONVERSION DECIMA L-OCTAL
3) CONVERSION OCTA L-BINAIRE
4) CONVERSION BINAIRE-OCTA L
V - CODA GE
1) DECIMAL CODE BINAIRE (CODE DCB)
2) CODE GRA Y
3) CODES ALPHA NUM ERIQUES
4) CODE ASCII
5) M ETHODE DE PARITE POUR LA DETECTION D'ERREURS
EXERCICES (TD)

CHAPITRE 2 : M ETHODES DE SIM PLIFICATION DES EXPRESSIONS BOOLEENNES


1) OPERATIONS ET EXPRESSIONS BOOLEENNES
2) LOIS ET REGLES DE L'A LGEBRE BOOLEENNE.
3) THEOREM E DE DEM ORGA N
4) SIM PLIFICATION PA R L'ALGEBRE BOOLEENNE
5) DIA GRAMMES DE KARNAUGH
6) SIM PLIFICATION D'UNE SDP A VEC LE DIA GRAMME DE KA RNAUGH
6) SIM PLIFICATION D'UN PDS A VEC LE DIA GRAMME DE KA RNA UGH
7) CONVERSION ENTRE PDS ET SDS
EXERCICES (TD)
CHAPITRE 3 : SYSTEM ES COMBINATOIRES
I - PORTES LOGIQUES

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1)INVERSEUR
2)PORTE ET (AND) ET NON ET (NAND)
3)PORTE OU (OR) ET NON OU (NOR)
4)PORTE OU EXCLUSIF ET NON-OU EXLUSIF
5) PORTES LOGIQUES A CIRCUITS INTEGRES
II - LOGIQUE COM BINATOIRE
1) LOGIQUE ET-OU
2) LOGIQUE ET-OU-NON
2) LOGIQUE OU EXLUSIF
III - CONCEPTION DE CIRCUITS LOGIQUES COM BINATOIRES.
1) A PARTIR D'UNE EXPRESSION BOOLEENNE
2) A PARTIR D'UNE TA BLE DE VERITE
3) PROPRIETE UNIVERSELLE DE LA PORTE NON-ET
4) PROPRIETE UNIVERSELLE DE LA PORTE NON-OU
5) LOGIQUE COMBINATOIRE A VEC NON-ET ET NON-OU
IV - FONCTION DE LOGIQUE COM BINATOIRE
1)ADDITIONNEUR.
2) COMPA RATEURS
3) DECODEUR
4) CODEURS
5) CONVERTISSEURS DE CODE
6) M ULTIPLEXEUR (M UX)
7) DEM ULTIPLEXEUR (DEM UX)
EXERCICES (TD)

CHAPITRE 4 : SYSTEM ES SEQUENTIELS


I - BA SCULES (ou Multivibrateur)
1) BISTA BLES
2) BASCULES DECLENCHEES PAR UN FRONT POSITIF OU NEGATIF.
3) BASCULES MAITRE-ESCLA VE
4) APPLICATION DES BASCULES
II - COMPTEURS
1) co mpteur asynchrone (compteur à propagation)
2) COMPTEUR SYNCHRONE
3) COMPTEURS SYNCHRONES REVERSIBLES
4)CONCEPTION DE COMPTEURS SYNCHRONES
6) DECODA GE D'UN COM PTEUR
III - REGISTRES
1) REGISTRE A DECA LA GE
2) REGISTRES A DECALA GE DE TYPE ENTREE SERIE/ SORTIE SERIE
3) REGISTRES A DECALA GE DE TYPE ENTREE SERIE/ SORTIES PA RALLELES
4) REGISTRES A DECALA GE DE TYPE ENTREES PA RA LLELES /SORTIE SERIE
5) REGISTRES A DECALA GE DE TYPE ENTREES PA RA LLELES /SORTIES PA RA LLELES
6) REGISTRES A DECALA GE BIDERICTIONNEL
7) COMPTEURS AREGIST RES A DECALA GE
8) APPLICATIONS
EXERCICES (TD)
PROBLEMES

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INTRODUCTION
I - QUANTITES NUMERIQUES ET ANALOGIQUES
Quantité anal ogi que possède des valeurs continues.
Quantité numéri que possède une série de valeurs discrètes.

II - CHIFFR ES B INAIRES, NIVEAUX LOGIQUES ET FORME D'ONDE NUMERIQUE


1) CHIFFRES BINAIRES
L'électronique nu mérique imp lique deu x états (niveau x de tension) possibles :
Etat 0 ou bas.
Etat 1 ou haut
0 et 1 sont les deux chiffres du système binaire, on les appelle b its (binary dig it).

2) NIVEA U DE TENSION
Les tensions employées pour désigner le 1 et 0 sont appelées niveaux logiques.
Le 1 désigne la tension la p lus élevée et représente le niveau Haut.
Le 0 désigne la tension la p lus faible et représente le niveau Bas.
Logique positi ve : Haut = 1 et B as = 0 (pour les circuit TTL le 1 logique correspond à 5 Vo lts).
(A titre d'information, il existe un système appelé logique négative pour lequel Haut = 0 et Bas=1).

VH( max)
Haut
VH( min) binaire
Valeurs non permises
VB( max)
Bas
binaire
VB( min)

3) FORME D'ONDE NUMERIQUE


L'impu lsion :

Haut Front
descendant Haut

Front ou arrière Front Front


ascendant ou descendant ascendant ou
avant Bas ou avant Bas arrière
Impulsion allant vers le positif
Impulsion allant vers le négatif

90%

Amplitude tL
50%
largeur de l'impulsion

10%

tm td
Temps de montée Temps de descente
Impulsion réelle

Caractéristiques d'une forme d'onde : la p lupart des formes d'onde utilisées dans les systèmes numériques se
composent de séries d'impulsions, parfois appelées trains d'impulsions. Il existe des ondes périodiques (de

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période T et de fréquence f=1/T) et non périodiques. L'une des caractéristique importante est le rapport de forme
qui est égal à (t L /T)100%.

4) L'ONDE IMPULSIONNELLE ET L'INFORMATION BINAIRE


L'information traitée par les systèmes numériques est sous forme d'ondes impulsionnelles constituées de
successions de bits.
Signal d'horloge : toutes les ondes impulsionnelles des systèmes numériques se synchronisent à partir d'une
forme d'onde de minuterie appelée signal d'horloge.
La période de l'horloge est appelé le temps d'un bit.
Exemple :
temps d'un bit

1
0

0 1
1 0 1
0 0 0

Chronogramme : c'est un graphique d'ondes impulsionnelles (figure ci-dessus) présentant les relations qui
existent entre les différentes formes d'ondes et notamment leurs variations les une par rapport aux autres.
Transfert de données : il y a deu x type de transfert :
transfert série : ce transfert nécessite une seul ligne. le transfert s'effectue d’un bit à la fo is et sur une
seule ligne.
transfert parallèle : ce transfert nécessite un nombre de lignes équivalent aux b its d'un groupe de
données. Tous les bits d'un groupe sont transmis simultanément sur des lignes séparés.

III - OPERATIONS LOGIQUES DE B AS E


Le terme logique s'applique au x circuits qui permettent de réaliser des systèmes numériques utilisant des
fonctions logiques. Les différents types de circuits logiques sont des éléments de base pouvant former des
systèmes numériques complexes, co mme l'ordinateur. Parmi ces circuits logiques de base, on peut citer :
La porte logi que NON (porte logique est un circuit effectuant une opération l ogique)
La porte logi que OU
La porte logi que ET

IV - FONCTIONS LOGIQUES DE BAS E


Les 3 portes logiques de base (NON, ET et OU) peuvent être combinés pour réaliser des circuits logiques. Ceu x
ci peuvent effectuer beaucoup d'opérations. Les fonctions logiques les plus courantes (celle qu'on va traité dans
ce cours) et sont effectuées par des circuits logiques spécifiques :
Comparateur : permet de comparer deu x quantités et d'indiquer si celles -ci sont égales ou non.
Addi tionneur : permet de donner la somme de deu x quantités binaires. Il existe le soustracteur et le
multi plicateur.
Codeur : permet la conversion d'une information.
Décodeur : permet la conversion de l' in formation codée.
Multi plexeur ou mux : permet de sélectionner des données numériques à partir de plusieurs ligne
d'entrées vers une ligne de sortie unique selon une chronologie spécifique.
Demulti plexeur ou demux : permet de sélectionner des données numériques à partir d'une ligne
d'entrée vers plusieurs lignes de sortie selon une chronologie spécifique.
Bascule : c'est une unité de stockage. Sa sortie indique quel bit est en cours de stockage. Une sortie au
niveau Haut indique le stockage de 1 et une sortie au niveau Bas le stockage de 0.
Registre : il est formé de plusieurs bascules afin de permettre le stockage d’un groupe de bits.
Mémoire à semi -conducteur : mémoire mo rte ROM, mémo ire vive RAM.
Compteur : co mpter des évènements à partir d'impulsions ou de changements de niveaux, ou générer
une séquence de code particulière.

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V- CIRCUIT INTEGRES NUMERIQUES (CI)


Les CI est circu its électronique entièrement construit sur une même puce de siliciu m. Tous les composants
formant le circuit (t ransistors, diodes, résistances et condensateurs) font partie intégrante de cette seule puce.
Les systèmes numériques modernes sont presque exclusivement conçus à partir de CI grâce à leur ta ille réduite,
leur grande fiabilité, leur faible coût et leurs consommation économique.

Travaux dirigés
Exercice 1
Une quantité possédant des valeurs continues est une quantité :
a) numérique b) analogique c) naturelle d) b inaire
Le terme ‘bit’ désigne : a) une petite quantité de données b ) un 1 ou un 0
c) un chiffre b inaire d) un nombre binaire
L’intervalle co mpris entre les points de 10% et de 90% d’amp litude d’un front avant se n omme :
a) temps de montée b ) largeur d’impulsion c) temps de descente d) période
Une impu lsion se produit toutes les 10 ms dans une certaine forme d’onde. La fréquence est :
a) 1 kHz b) 1 Hz c) 100 Hz d) 10 Hz
Un inverseur : a) effectue l’opération non b) change le niveau haut en Bas
c) change le niveau Bas en Haut
La sortie d’une porte ET est au niveau Haut lo rsque : a) au mo ins une entrée est à l’état Haut
b) toutes les entrées sont Haut c) aucune entrée n’est à l’état Haut
La sortie d’une porte OU est à l’état Haut lorsque : a) au moins une entrée est à l’état Haut
b) toutes les entrées sont Haut c) aucune entrée n’est à l’état Haut
L’élément utilisé pour convertir un nombre binaire en un format pour afficheur à 7 segments est :
a) le mult iplexeur b) le codeur c) le décodeur d) le reg istre
Quelle est l’exemple (ou les exemples) d’unité de stockage de données :
a) la porte logique b) la bascule c) le co mparateur d) le registre
Exercice 2
1) Une portion d’une forme d’onde numérique périodique est illustrée à la figure su ivante :

t (ms)
1 2 10 11

Déterminer a) la période b) la fréquence c) le rapport de forme

2) Une forme d’onde numérique périodique possède une largeur d’impulsion de 25 s et une période de
100 s. Déterminer la fréquence et le rapport de forme.
Exercice 3
1) Soient une forme d’onde notée ‘A’ et un signal d’horloge de fréquence 100 kHz :

Signal
d’horloge
Signal ‘A’

a) Déterminer le temps total requis pour un transfert série des huit bits contenus dans la forme
d’onde ‘A’. Indiquer la séquence des bits (le bit placé le p lus à gauche doit être transféré en
premier).
b) Quel est le temps total nécessaire pour le transfert parallèle des huit bits.

2) Si l’on effectue un transfert de donnée binaires à une une vitesse de 10 Mbits/s, quel sera le temps
requis pour le transfert parallèle de 16 b its sur 16 lignes ? Quel sera le temps requis pour le transfert
série.

Exercice 4 : Application de système nu mérique

Essayer de comprendre le fonctionnement du système nu mérique ci-après. Il s’agit d’un système


automatique de comptage et de mise en bouteille de co mprimés.

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Afficheur sur place


1 2 3
Codeur Décodeur
4 5 6 A 50
7 8 9 No mbre de co mprimé par
bouteille
Registre
Clavier d’entrer du no mbre de
A Code binaire du nombre préréglé
comprimés par bouteille Convertisseur De co mprimé par bouteille
de code
A Comparateur
A
Un niveau Haut ferme la vanne et actionne A=B
Le tapis roulant. Un niveau Bas garde la
B
Vanne ouverte Afficheur sur place du no mbre
total de comprimés mis en
bouteille
Code binaire du décompte à jour

550
Des comprimés mis en bouteille

Additionneur
Compteur Nouvelle somme du total
A

B Csor Convertisseur
Un niveau Haut de code Décodeur
Tapis roulant
provoque le B B
stockage d’une Registre
nouvelle somme B

Le capteur émet une impulsion pour


chaque comprimé détecté et avance le
compteur d’une unité.
Mux

Une impu lsion réin itialise le co mpteur à Somme à jour du total


zéro lorsqu’une nouvelle bouteille est en
place Un code binaire du nombre total de co mprimés est transféré en série sur une
ligne vers l’afficheur d istant et un système de contrôle d’inventaire in formatisé

DEMUX Décodeur
Registre C
C 550

Unité distance

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Système de numération et codage.


I - NUMERATION
1) INTR ODUCTION
Il existe plusieurs systèmes de numération. La numération binaire, La nu mération décimale, La nu mérat ion
hexadécimale ...etc. La nu mérat ion binaire et les codes numériques sont essentiels en informat ique et en
électronique numérique.

2) NOMBRES DECIMAUX

Le système de numération décima l est celui qu'on utilise habituellement. Il co mporte 10 chiffres 0,1,2.....9.
Poi ds positionnel : est la position ou le rang de chaque chiffre dans un nombre.
Pour les entiers : sont des puissances positives de 10 allant de la droite vers la gauche.
Pour les fractions : sont des puissances négatives de 10 allant de gauche vers la droite .
Exemple : 423,15
4 à un poids positionnel de 100 (102 )
2 à un poids positionnel de 10 (101 )
3 à un poids positionnel de 1 (100 ) 423.15 = 4 10 2 + 2 10 1 + 5 10 0 + 1 10 -1 + 5 10 -2
1 à un poids positionnel de 0.1 (10-1 )
5 à un poids positionnel de 0.01 (10-2 )

3) NOMBRES BINAIRES

Le b inaire est un système à base de 2 car il ne comp rend que deux chiffres : 0 et 1 (on les appelle aussi les bits).
Pour co mpter :
bi naire déci mal Octal Hexadécimal
0000 0 0 0
0001 1 1 1
0010 2 2 2
0011 3 3 3
0100 4 4 4
0101 5 5 5
0110 6 6 6
0111 7 7 7
1000 8 10 8
1001 9 11 9
1010 10 12 A
1011 11 13 B
1100 12 14 C
1101 13 15 D
1110 14 16 E
1111 15 17 F
etc......
D'après ce tableau on constate qu'il faut 4 bits pour compter de 0 à 15 en décimal.
Le no mbre décimal maximal obtenu en utilisant une quantité de n bit est égal à 2 n - 1 (exp . pour 4 bits 24 -1=15).

Poi ds positionnel :
Dans un nombre binaire, le b it situé le plus à droite est le b it de poids le plus faible ( LSB), le bit situé le plus à
gauche est le bit de poids le plus fort (MSB ) : 2n-1 ........ 23 22 21 20 , 2-1 2-2 ......... 2-n

II - CHANGEMENT DE B AS ES

1) CONVERSION BINAIRE -DECIMAL


Pour convertir un nomb re binaire en un nomb re décimal, on additionne les poids de tous les bits dont le chiffre
est 1.

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Exp : 1101101
MSB LSB

1 1 0 1 1 0 1
26 25 24 23 22 21 20

la valeur décimale correspondante est :


1x26 + 1x25 + 0x24 + 1x23 + 1x22 + 0x21 + 1x20 = 64 + 32 + 0 + 8 + 4 + 0 + 1 = 109

(1101101)2 = (109)10

2) CONVERSION DECIMAL-B INAIRE.


a) Les entiers
La méthode la plus utilisée est la méthode de la division par 2 répétée (la d ivision s'arrête qu'on obtient un
quotient nul) :
Exp. : (12)10 = ( ? )2

12 2
0 6 2
LSB 0 3 2
1 1 2
1 0

M SB

donc (12)10 = (1100)2


Autres méthodes : méthode de soustraction etc…

b) Les fractions
Pour les fractions on utilise la méthode de la mult iplication par 2 répété.
Exp. 0,3125 x 2 = 0,625
0,625 x 2 = 1,250 ====> ,0101
0,250 x 2 = 0,5
0,5 x 2 = 1,00
00 x 2 =0
La mult iplication s'arrête quant on obtient le nombre de décimales désirés ou quant le produit fractionnaire est
nul.

3) ARITHMETIQUE BINAIRE
Addition binaire
Les règles de base : 0 + 0= 0
0 + 1= 1
1 + 0= 1
1 + 1 = 10
Exp . 011 + 001 = 100
Soustraction binaire
Les règles de base : 0- 0 = 0
1- 1 = 0
1- 0 = 1
10 - 1 = 1 (0 - 1 avec un emprunt de 1)
Multiplication binaire
Les règles de base : 0x0=0
0x1=0
1x0=0
1x1=1
Div ision binaire : elle est identique à la division décimale.

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4) LE COMPLEMENT A 1 et LE COMPLEMENT A 2 DE S NOMBRES BINA IRES

Les co mpléments à 1 et à 2 d'un nombre b inaire permettent la représ entation des nombres négatifs.
Co mplément à 1 d'un nombre b inaire
Le co mp lément à 1 d'un nomb re binaire s'obtient en changeant chaque 0 par un 1 et chaque 1 par un 0.
Co mplément à 2 d'un nombre b inaire
Le co mp lément à 2 d'un nomb re binaire s'obtient en additionnant 1 au bit de poids le plus faib le (LSB) du
complément à 1 de ce nombre : co mplément à 2 = (co mplément à 1) + 1.

5) NOMBRES SIGNES

Les systèmes numériques doivent reconnaître les nombres négatifs et les nombres positifs d'où les nombres
signés. Un nombre signé comprend un signe et une information de grandeur. il existe 3 notations pour
représenter les nombres entiers signés.

a) la notation signe grandeur


Le b it le plus à gauche est le bit de signe (Le 0 désigne un nombre positif et le 1 désig ne le bit négatif) et les
autres bits sont les bits de grandeur du nombre signé.

b) notation en complément à 1
Le no mbre positif est identique à celui de la notation signe grandeur.
Le no mbre négatif est le co mplément à 1 de son nombre positif correspond ant.

c) notation en complément à 2
Le no mbre positif est identique à celui de la notation signe grandeur.
Le no mbre négatif est le co mplément à 2 de son nombre positif correspondant.

6) VALEUR DECIMALE DES NOMBRES SIGNES

Notation signe grandeur : on remp lace le bit de signe par le signe correspondant et les bits de grandeur par la
valeur décimale correspondante. Le signe du nombre s'obtient en examinant le bit de signe.
Exp. : 00010001 = ( +17)10 et 10010001 = (-17)10 .

Notation en complément à 1 : le nombre négatif est le co mp lément à 1 de son nombre positif. La valeur
décimale des nombres négatifs s'obtient en affectant une valeur négative au poids du bit de signe, en faisant la
somme des poids des bits dont la valeur est 1 et en additionnant 1 au résultat.
Exp. : 11101110 = (-17)10 . ( - 27 +26 +25 +23 +22 +21 = - 128+64+32+8+4+2 = -18 + 1 = -17)

Notation en complément à 2 : le nombre négatif est le co mp lément à 2 de son nombre positif. La valeur
décimale des nombres négatifs et positifs s'obtiennent en affectant une valeur négative au poids du bit de sign e
et en faisant la somme des poids des bits dont la valeur est 1.
Exp. : 11101111 = (-17)10 ( - 27 +26 +25 +23 +22 +21 +2 0 = -17)

REMARQUE : la meilleur notation est la notation en complément à 2. La p lupart des ordinateurs stockent les
nombres négatifs sous forme de co mplément à 2.

7) ARITHMETIQUE AVEC LES NOMBRES SIGNES

a) Addition
On additionne les deux membres (deu x à la fo is s'il y a plusieurs membres)) et on rejète la retenue finale.
b) Soustracti on
la soustraction de deux no mbres signés s'obtient en prenant le complément à 2 du diminuteur et en l'addit ionnant
au diminuande. Rejeter toute retenue finale.
c) Multi plicati on
Dans une mult iplication binaire, les deux membres doivent être en notation binaire exacte (non signés) c'est
pourquoi il faut comp lémenter à 2 tout nombre négatif (puisque les ordinateur utilisent les complément à 2 pour
les nombres négatifs). On fait la mult iplication de la même manière que celle décrite précédemment et si les
memb res étaient de signes différents le résultat doit être comp lémenté à 2 (car il est négatif).

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d) Di vision
Dans une division binaire, les deux memb res doivent être en notation binaire exacte. Les étapes de base sont :
Déterminer si le signe du dividende et du diviseur sont identiques ou différents pour dét erminer le
signe du quotient. initialiser le quotient à 0.
Soustraire le d iviseur du dividende en additionnant le comp lément à 2 pour obtenir le 1er reste
partiel et ajouter 1 au quotient. Si ce reste est négatif ou nul la div ision est terminée. S'il est p ositif
on passe à l'étape suivante.
Soustraire le d iviseur du reste et ajouter 1 au quotient. Si ce reste est négatif ou nul la d ivision est
terminée. S'il est positif on passe à l'étape suivante...etc.

III - NOMB RES HEXADECIMAUX

Le système hexadécimal à une base de 16. Il est composé de 16 ch iffres et caractères alphabétiques. Il permet
une représentation et une écriture condensées des nombres binaires. Chaque chiffre hexadécimal représente un
nombre binaire de 4 b its (voir le tableau précédent).

1) COMPTA GE EN HEXADECIMAL

On co mpte de la façon suivante : 0, 1, 2.......E, F , 10, 11, 12........ 1E, 1F, 20,21......2E, 2F, 30,
31,............................F0, F1,............FF,100, 101..............etc.
FF16 = 25510 , 10016 = 25610 , FFF16 = 409510 , FFFF16 = 6553510 .

2) CONVERSION BINAIRE -HEXADECIMAL


On divise le no mbre binaire en groupes de 4 bits en commençant par le bit de dro ite et en remp laçant chacun de
ces groupes par le symbole hexadécimal équivalent.
Exp . 110010100101 = CA 516 (1100 = C16 , 1010 = A 16 , 0101 = 516 ).

3) CONVERSION HEXADECIMAL-BINAIRE
On remp lace chaque symbole hexadécimal par les quatre bits équivalent.
Exp . CA516 = 110010100101.

4) CONVERSION HEXADECIMAL-DECIMAL
Première méthode : on convertit l'hexadécimal en binaire et en suite le binaire en décimal.
Deu xième méthode : on mu ltip lie la valeur décimale de chaque chiffre hexadécimal par son poids et
d'additionner ces produits. Ces poids sont des puissances de 16.
Exp . E516 = Ex161 + 5x160 = 14 x 16 + 5 x 1 = 22910

5) CONVERSION HEXADECIMAL-DECIMAL
Exemple : 65010 = (?)16 LSB
650÷16 = 40,625 0.625 x 16 = 10 = A
40 ÷ 16 = 2,5 0,5 x 16 = 8 = 816
2 ÷ 16 = 0,125 0.125 x 16 = 2 = 216

la division se termine M SB
lorsque le quotient des entiers vaut 0
le no mbre hexadécimal est donc 28A16

IV - NOMB RES OCTAUX

Le système de numération octal est moins utilisé que l'hexadécimal sur les ordinateurs pour exprimer les
quantités binaires. Il se compose de 8 chiffres (0,1....7). Pour co mpter au delà de 7 : 0, 1, 2.....7, 10, 11,
12.......17, 20, 21.......77, 100, 101, .....etc.

1) CONVERSION OCTAL-DECIMAL
Même méthode que la conversion hexadécimal-décimal. (ici la base est 8)

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2) CONVERSION DECIMAL-OCTAL
Même méthode que la conversion décimal-hexadécimal. (ici la base est 8)

3) CONVERSION OCTAL -BINAIRE


Chaque chiffre octal est représenté par 3 bit. Pour convertir, il suffit de remplacer chaque chiffre octal par les 3
bits correspondants.

4) CONVERSION BINAIRE -OCTAL


On remp lace, en allant de la droite vers la gauche, chaque 3 bits par le ch iffre octal correspondant.

V - CODAGE
Codes pondérés.
Code 8421 : binaire naturel .
Codes autocomplémentaires.
Code DCB.
Code binaire réfléch i
Code binaire réfléch i cyclique.

1) DECIMAL C ODE BINA IRE (C ODE DCB)


Le code DCB est une façon d'exprimer chaque chiffre décimal par un code binaire de 4 b its. L'avantage de ce
code est qu'il permet des conversions faciles entre ce code est nombres décimau x. La conversion décimal-
codeDCB :

Chiffre décimal 0 1 2 3 4 5 6 7 8 9
Code DCB 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

Pour exprimer un nomb re décimal en code DCB, il suffit de remp lacer chaque chiffre décimal par le code de 4
bits approprié. Pour convertir un no mbre DCB en décimal, on partage le no mbre DCB en groupe 4 b its en
commençant par la droite et ensuite on remplace chaque groupe de 4 bits par le chiffre décimal équivalent.

Addi tion de code DCB :


L'addition est l'opération la plus importante car on peut effectuer les autres opérations à partir de l'addit ion. Les
règles de base de l'addition de codes DCB :
Elle suit les même règles que l'addit ion binaire vue précédemment.
Si la so mme est inférieur ou égale à 9, le résultat est valide, sinon il est invalide.
Si la so mme des 4 b its est supérieur à 9 on additionne 6 (0110) à la somme de 4 bits et exprimer le
résultat en code DCB. Si une retenue est créée on la reporte au groupe de 4 bits suivant.

2) CODE GRA Y (code binaire réfléchi cyclique)


Le code gray permet de passer d'un code de nombre au suivant en ne changeant qu'un seul bit (chaque
combinaison est adjacente à la suivante. Le mot cyclique signifie que le dernier code est adjacent au premier)

Décimal Binaire Code Gray Décimal Binaire Code G ray

0 0000 0000 8 1000 1100


1 0001 0001 9 1001 1101
2 0010 0011 10 1010 1111
3 0011 0010 11 1011 1110
4 0100 0110 12 1100 1010
5 0101 0111 13 1101 1011
6 0110 0101 14 1110 1001
7 0111 0100 15 1111 1000

a) Conversion binaire-code Gray


Cette conversion suit les règles suivantes :
Le b it de poids le plus fort du code Gray est le même que le MSB correspondant du nombre binaire.

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En se déplaçant de gauche vers la droite, on additionne chaque paire de bits adjacente du code binaire
pour obtenir le bit suivant du code Gray (et on rejète les retenues).

b) Conversion code Gray- binaire


Le M SB du code binaire est identique au bit correspondant du code Gray.
On additionne chaque nouveau bit de code binaire créé au bit de code Gray adjacent suivant (on rejète
les retenues).

3) CODES ALPHANUMERIQUES
Les codes alphanumériques représentent des nombres et des caractères alphabétiques.

4) CODE ASCII
Le code ASCII (A merican Standard Code for info rmation Interchange) est un code alphanumérique universel
utilisé dans la plupart des ordinateurs et dans nombre d'appareils électroniques. Ce code comprend 128
caractères et symboles représentés par un code binaire de 7 bits.

5) METHODE DE PARITE POUR LA DETECTION D'ERREURS


Plusieurs systèmes utilisent un bit de parité pour la détection d'erreurs. Ce bit de parit é est associé à un groupe de
bits pour préciser si le groupe contient un nombre pair ou impair de 1. les systèmes utilisent soit la parité pair
soit la parité impair.
Code DCB avec bits de parité :
parité pair parité impair
P DCB P DCB
0 0000 1 0000
1 0001 0 0001
1 0010 0 0010
0 0011 1 0011
1 0100 0 0100
0 0101 1 0101
0 0110 1 0110
1 0111 0 0111
1 1000 0 1000
0 1001 1 1001
cette méthode de parité ne peut détecter qu'une seule erreur.

Travaux dirigés
Système de numération
Exercice 1 : conversion bi naire-décimal
Exp rimer le nomb re décimal 545,32 en une somme des produits de chaque chiffre.
Convertir le no mbre entier b inaire 1101101 et le nombre fract ionnaire binaire 0,1011 en décimal.
Convertir les nombres décimau x suivants en binaire : 19 et 45.
Exercice 2 : arithméti que binaire
Additionner les nombres binaires suivants : 110 + 100 et 1111 + 1100.
Effectuer les soustractions binaires suivantes : 111 - 100 et 101 - 011.
Effectuer les mu ltip licat ions binaires suivantes : 101 x 111 et 1101 x 1010.
Effectue la d ivision binaire suivante : 1100 100.
Exercice 3 : complément à 1 et à 2
Trouver les comp léments à 2 des nombres binaires suivants : 10110010 et 10111000
Exercice 4 : les nombres signés
Exp rimer le nomb re décimal – 39 en un nombre de 8 b its en utilisant les notations signe-grandeur, en
complément à 1 et en comp lément à 2.
Déterminer la valeur décimale des nombres binaires signés suivants, exprimés selon la notation en
complément à 1 : 00010111 et 11101000.
Effectuer les opérations suivantes : 00001000-00000011, 00001100-11110111
Exercice 5 : nombres hexadéci maux
Convertir le no mbre binaire 1100101001010111 en hexadécimal.
Convertir le no mbre hexadécimal (10A 4)16 en binaire.

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Convertir le no mbre hexadécimal (A85)16 en décimal.


Convertir le no mbre décimal 650 en hexadécimal.
Calculer : (2B)16 +(84)16 , (C3)16 -(0B)16
Exercice 6 : codes DCB et Gray
Convertir le no mbre décimal 9673 en code DCB.
Convertir le no mbre binaire 11000110 en code gray.
Convertir le code Gray 10101111 en binaire.
Exercice 7 :
1) Un système à parité impaire reço it les groupes de codes suivants : 10110, 11010, 110011,
110101110100, 1100010101010. Identifier les groupes comportant une erreur.
2) Le caractère ASCII 00110111 est reçu par un système à parité impair. Est il exact ?

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METHODES DE SIMPLIFICATION DES EXPRESSIONS


BOOLEENNES

I- OPERATIONS ET EXPRESS IONS BOOLEENNES


L'algèbre booléenne représente les mathématiques des systèmes numériques. El le permet l'étude et l'analyse des
circuits logiques.

1) VARIABLE
En algèbre booléenne, une vari able est une quantité logique qui prend soit la valeur 1 (Vrai) soit la valeur 0
(fau x). Le complément est l'inverse d'une variable. Soit A une variable, son complément est A (on lit non A ou
l'inverse de A). Si A 1 alors A 0 et si A 0 alors A 1 . Un littéral est une variable ou le complément d'une
variable.

2) ADDITION BOOLEENNE
Soient deux variab les A et B telles que S = A+ B.
S = 1 si au mo ins un des littérau x de la somme vaut 1. S = 0 si tous les littérau x de la somme valent 0.

3) MULTIPLICATION BOOLEENNE
Soient deux variab les A et B telles que P = A B.
P = 0 si au mo ins un des littérau x du terme vaut 0. P = 1 si tous les littérau x du terme valent 1.

II- LOIS ET REGL ES DE L'ALGEB RE BOOLEENN E.


1) LOIS DE L'ALGEBRE BOOLEENNE
Co mmutativité : A + B= B+A
AB = BA
Associativité : A + (B + C) = (A + B) + C
A(BC) = (AB)C
Distributiv ité : A(B + C) = AB + A C

2) REGLES DE L'ALGEBRE B OOLEE NNE .

1) A + 0 = A 8) A . A = 0

2) A + 1 = 1 9) A = A
3) A . 0 = 0 10) A + AB = A

4) A . 1 = A 11) A + A B = A + B
5) A + A = A 12) (A + B)(A + C) = A + BC

6) A + A = 1
7) A . A = A

Démontrer les règles 10, 11 et 12.

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III- THEOREME DE DEMORGAN


Premier théorème : Le comp lément d'un produit de variable est égal à la somme des compléments des
variables.

A.B A B
Deuxième théorème : Le co mplément d'une somme de variab le est égal produit des compléments des variables.

A B A.B

Exemple d' application : développer A BC D(E F) .

IV- SIMPLIFICATION PAR L'ALGEB RE BOOLEENN E


Les lo is, les règles et les théorèmes de l'algèbre booléenne permettent de simp lifier les expressions booléennes de
façon à les mettre sous leurs formes les plus simp les ou les plus pratiques.
1) SOMME DE PR ODUIT SDP
a) Forme d'une somme de produits (SDP)
Par exemp le :
AB + ABC

ABC + CDE + BC D la somme peut contenir un terme sous la forme A.B.C mais pas le terme sous
AB ABC AC la fo rme ABC .

A + CDE + BC D
b) Domaine d'une expression booléenne
C'est la série de toutes les variables contenues dans une expression booléenne.
c) Forme standard d'une SDP
C'est une somme qui ne contient que des termes de produits incluant toutes les variables (ou leurs complément)
du domaine de l'exp ression.
d) Conversion de termes de produits en une SDP standard
Chaque terme de produit d'une SDP qui ne contient pas toutes les variables du domaine peut être convert i sous
forme standard afin de contenir toutes les variables du domaine et leurs co mpléments.
Il suffit de mu ltiplier chaque terme non standard par la somme de la variable manquante et de son complément.
On répète cette étape jusqu'à ce que tous les termes contiennent toutes les variables du domaine sous forme
complémentée ou non complémentée.
e) Représentation binaire d'un terme de produit d’une SDP
La valeur binaire d’un terme de produit standard est la combinaison de valeurs des variables pour laquelle ce
terme est égal à 1. Un terme de produit standard n'est égal à 1 que pour une seule combinaison de valeurs des
variables. Par exemple ABC D = 1 que si A=1, B=0, C=1 et D=0. Donc la valeur binaire du terme du produit
ABC D est 1010.

2) PRODUIT DE SOMMES (PDS)


a) Forme d'un produit de sommes (PDS)
Exemples :

(A+B)( B C D )

(A+B+C)(C+D+E)( B C D )

A(C+D+ E )( B +C+ D )

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Le p roduit peut contenir un terme sous la forme A B C mais pas le terme sous la forme A B C .
b) Forme standard d'un produit de sommes (PDS)
C’est un produit de sommes qui contient des termes de sommes incluant toutes les variables du domaine de
l'exp ression booléenne.
c) Conversion de termes de sommes en une PDS standard
Tout produit de sommes non standard peut être converti sous forme standard avec l'algèbre booléenne. Pour
convertir en forme standard on additionne a chaque terme non standard le produit de la variable manquante et de
son complément et ensuite on applique la règ le (A + B)(A + C)=A + BC . On répète cette étape jusqu'à ce que
tous les termes contiennent toutes les variables du domaine sous forme co mp lémentée ou non complémentée.
d) Représentation binaire d'un terme de somme
La valeur binaire d’un terme de somme standard est la combinaison de valeurs des variables pour laquelle ce
terme est égal à 0. Un terme de so mme standard n'est égal à 0 que pour une seule combinaison de valeurs des
variables. Par exemp le : A B C D = 0 que si A=0, B=1, C=0 et D=1, donc la valeur b inaire du terme de somme
A B C D est 0101.

3) CONVERSION D'UNE SDP STA NDARD E N UN P DS


les valeurs numérique des termes d'une SDP ne sont pas présentent dans un PDS équivalent et vis versa . Pour
convertir on réalise les étapes suivantes :
On détermine les nombres binaires de chaque terme de la SDP.
On détermine les nombres binaires non inclus dans la SDP.
On écrit le terme de somme équivalent pour chaque nombre binaire t rouvé. Le PDS est le produit de ces
sommes.

Exemple : soit la SDP A.B.C A.B.C A.B.C A.B.C A.B.C


l'évaluation en binaire est : 000 010 011 101 111 (ce sont des valeurs binaires qui
produisent un terme de produit égal à 1)
on a 3 variable alors le no mbre de co mbinaison possible est 23 =8, donc le PDS doit contenir 3 co mbinaisons. Les
valeurs binaires qui manquent dans la SDP est 001, 100 et 110. Sachant que ce sont des valeurs binaires qui
produisent un terme de somme égal à 0, alors le PDS est :

(A B C)(A B C)(A B C) .
On peut convertir un PDS standard en SDP standard en suivant une méthode similaire.

V- TAB LE DE VERIT E
1) ETABLISSEME NT D’UNE TABLE DE VERITE
Une table de vérité est une liste des combinaisons possibles des valeurs (0 ou 1) des variables d'entrée et de
sortie. Si on a n (n est un entier) variab les alors le nombre des comb inaison est 2 n . Pour mieu x co mp rendre on va
établir les tables de vérités des SDP et PDS suivants :

SDP : S = A.B.C A.B.C A.B.C


Cette SDP est égale à 1 pour 001, 100 et 111. Le domaine comprend 3 variables, donc il y a 8 combinaisons.
Pour les autres 5 co mbinaisons S = 0. La table de vérité est donnée par le tableau suivant :

A B C S
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
16
1 1 1 0
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PDS : S = (A B C)(A B C)(A B C)(A B C)(A B C)

Ce PDS est égal à 0 pour 000, 010, 011, 101 et 111


Ce PDS est équivalent à la SDP précédente, on aura la même table de vérité.
2) DETERMINATION DES SDP ET PDS A PARTIR DE LA TABLE DE VERITE

Pour déterminer l'exp ression standard d'une SDP on énumère les valeurs binaires des variables d'entrées pour
lesquelles la sortie est égale à 1. Pour déterminer l'expression standard d'un PDS on énumère les valeurs binaires
des variables d'entrées pour lesquelles la sortie est égale à 0. En suite on remplace chaque valeur binaire par le
terme correspondant. Par exemple :

A B C S
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1

détermination de la SDP : la sortie vaut 1 pour les valeurs binaires 011, 100, 110 et 111. En remp laçant
chaque valeur binaire par le terme de produit correspondant on obtient la SDP :
A.B.C A.B.C A.B.C A.B.C
détermination de la PDS : la sortie vaut 0 pour les valeurs binaires 000, 001, 010 et 101. En remp laçant
chaque valeur binaire par le terme de produit correspondant on obtient le PDS :

(A B C)(A B C)(A B C)(A B C)

VI- DIAGRAMMES DE KARNAUGH


Le d iagramme de Karnaugh est tableau de carrés (on l'appelle aussi table de Karnaugh) qui présente toutes les
valeurs possibles des variables d'entrée et de sortie résultante pour chaque valeur.
Diagramme de Karnaugh à 3 et à 4 variab les :
CD 01
00 11 10
C AB
0 1 11
AB A.B.C.D A.B.C.D A.B.CD A.B.C.D
00
00 A.B.C A.B.C
A.B.C
01 A.B.C.D A.B.C.D A.BCD A.B.C.D
01 A.B.C A.B.C
11 A.B.C.D ABC.D ABCD ABC.D
11 A.B.C ABC
10 AB.C A.B.C 10 A.B.C.D A.B.C.D A.B.C.D A.BCD

Les carrés sont arrangés de façon a ce que des cases ‘voisines’ n'aient qu'une variable qui soit différente.
Les carrés qui di fférent par une seule vari able sont adjacents :
Un carré est adjacent avec les carrés avec qui il est en contact et qui se trouvent en haut, en bas, à
gauche et à droite, sauf ceux qui se trouvent en sa diagonale.
Chaque carré de la rangée du haut est adjacent au carré correspondant de la rangée en bas, et Chaque
carré de la colonne du droite est adjacent au carré correspondant de la colonne de gauche.

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VII- SIMPLIFICATION D' UNE SDP AVEC LE DIAGRAMME DE KARNAUGH


Une SDP simplifiée (minimisée) peut être conçue avec moins de portes logiques qu'une SDP standard, d'où
l'importance de ce procédé de minimisation !!!

1) DIA GRAMME DE KAR NAUGH D' UNE SDP STANDARD


Pour une SDP standard, on place un 1 pour chaque terme de produit de l'expression sur le diagramme de
Karnaugh. Chaque 1 est placé dans un carré correspondant à la valeur b inaire d'un terme de produit. Exemp le :

A.B.C A.B.C A.B.C A.B.C


C 000 001 110 100
0 1
AB
00 1 1

01

11 1

10 1

On peut mettre dans les autres cases vides des 0.


Si la SDP n'est pas standard : le terme qui n'est pas complet va avoir plusieurs valeurs binaires qui correspondent
à toutes les valeurs possibles des variables manquantes. Par exemp le :

A + AB + ABC
000 100 110
001 101
010
011 C
0 1
AB
00 1 1

01 1 1

11 1

10 1 1

2) SIMPLIFICATION (MINIMISATION) D’UNE SDP AVEC DIA GRAMME DE KAR NAUGH


Après avoir établi la table de Karnaugh, 3 étapes permettent de déterminer la SDP min imisée (ou simp lifiée) :
Grouper les 1. Un groupe peut contenir 16 cases dans le cas d e 4 variables. Chaque case doit être
adjacente à au moins une case du groupe.
Un groupe doit contenir le maximu m des 1 possibles. Chaque 1 du diagramme doit être inclus dans au
mo ins un groupe.
Les 1 faisant déjà partie d’un groupe peuvent être inclus dans un autre groupe, pourvu que chaque
groupe qui se chevauche contienne au moins un 1 ne faisant pas partie d’un autre groupe.
Le nomb re des cases dans un groupe est égal à 2n tel que n est le nombre de variables qui seront
éliminées. (c.à.d : le nomb re des cases dans un groupe est égal à 1, 2, 4, 8, 16 etc….)
La variable éliminée est celle qui changera de valeur dans le groupe choisi du diagramme
Déterminer le terme de produit de chaque groupe. Chaque groupe de cases contenant des 1 crée un
terme de produit, composé de toutes les variables ne se présentant que sous forme co mplémentée ou
non dans le groupe.

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Additionner les termes des produits résultants.


Par exemple :
Pour une table de 3 variables :
Un groupe à 1 carré donne un terme de produit à 3 variab les. (aucune variable n’est éliminé)
Un groupe à 2 carrés donne un terme de produit à 2 variables. (1 variable éliminée)
Un groupe à 4 carrés donne un terme de produit à 1 variable. (2 variables éliminées)
Un groupe à 8 carrés donne un 1 à l'expression. (les 3 variab les éliminées)
Exemple :

C CD 01 11 10
0 1 00
AB AB 11
00 1 1 00 1 1

01 1 01 1 1 1

11 1 11 1 1 1

10 1 1 10 1 1 1

A.C B AC D BC ABC

VIII- S IMPLIFICATION D' UN PDS AVEC LE DIAGRAMME DE KARNAUGH


La méthode de simplificat ion d'un PDS avec le d iagramme de Karnaugh est sensiblement la même que celle
utilisé pour simplifier une SDP, à l'exception qu'il faut travailler avec des 0 au lieu des 1.
Exemple : CD
00 01 11 10
AB 11 A B D
00 0 0
C D
01 0

11 0 A B C
10 0 0

IX- CONVERS ION ENTRE PDS ET SDS


Dans les diagrammes de Karnaugh qui représente un PDS on peut insérer dans les carrés vide des 1, ainsi on peut
déterminer l'expression de la SDP équivalente. Idem pour un diagramme d'une SDP, on insère dans les carrés
vides des 0 et ainsi on peut déterminer le PDS équivalent.

X- DIAGRAMME DE KARNAUGH AVEC 5 VARIAB LES ET PLUS


CDE 000 010 011 010 110 111 101 100
AB
00

01
11
10

En général, les cases dont les variables ne possédant qu’un seul bit différent sont adjacentes. Exemp le, sur la
ligne 00, les cases dont les colonnes sont 001 et 101 sont adjacentes.

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Travaux dirigés
Exercice 1 : En utilisant les règles de l’algèbre de Boole, simp lifier les fonctions suivantes :
F1 a.b.c.d a.b.c.d a.b.c.d a.b.c.d a.b.c.d a.b.c.d a.b.c.d
F2 (a.b a.b a.b).(c.d c.d) c.d(a.b a.b)
F3 a.b c.d a.b.c.d a.b.c.d
Exercice 2 : même question en utilisant les diagrammes de Karnaugh.

Exercice 3 : simp lifier les fonctions H1 et H2 en vue de réalisations n’utilisant que :


- des portes Nand
- des portes Nor
(x : état indifférent) a b c d H1 H2
0 0 0 0 0 1
0 0 0 1 x 1
0 0 1 0 1 0
0 0 1 1 0 0
0 1 0 0 0 0
0 1 0 1 x 1
0 1 1 0 1 1
0 1 1 1 1 x
1 0 0 0 0 0
1 0 0 1 1 0
1 0 1 0 0 0
1 0 1 1 0 0
1 1 0 0 1 x
1 1 0 1 1 1
1 1 1 0 0 1
1 1 1 1 0 0

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SYSTEMES COMBINATOIRES

Etant donné un circuit dont les éléments de commutation sont binaires, on dira que ce circuit est combinatoire si
les sorties, à un instant donné, sont uniquement fonction des entrées au même instant.
x1
s
xn

A un instant t donné : s = ft (x1 , …..,xn ).

I - PORTES LOGIQUES
1) INVERSE UR
L'inverseur (circu it NON) permet de changer un niveau logique donné en son niveau logique opposé: Cette
opération s'appelle l'inversion ou la co mplémentation.
Il permet de changer un 1 en 0 et un 0 en 1.
Son symbole est :

A X ou

Remarque :
Le rond indique la négation qui désigne la comp lémentation lorsqu'il apparaît à l'entrée ou à la sortie d'un
symbole.
l'expression logi que de l'inverseur : l'entrée est A, la sortie est X = A .
Table de vérité de l'inverseur :
A X
0 (Bas) 1 (Haut)
1 (Haut) 0 (Bas)

2)PORTE ET (A ND) ET NON ET (NA ND)


a) Porte ET
Le porte logique ET est un des circuits de base à partir desquels sont construites toutes les fonctions logiques.
Une porte ET se compose au moins de deux entrées et d'une seule sortie. Elle effectue l'opération appelée la
mu ltip licat ion logique.
Le symbole de la porte à 2 entrées :
A
X
B

L'expression logique de la porte ET : X = A.B


La table de vérité :
A B X=A B
0 0 0
0 1 0
1 0 0
1 1 1
La porte ET avec des ondes impult ionnelles :

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b) Porte NON-ET
La porte NON-ET effectue l'inverse de la porte ET. Les portes NON-ET peuvent se combiner pour effectuer des
opérations ET, OU ou NON.
Symbole :
A A
X est équivalente à B X
B

L'expression logique de l a porte NON-ET : X A.B

(elle est équivalente aussi à OU négative : )

3)PORTE OU (OR) ET NON OU (NOR )


a) Porte OU
La porte OU est un autre circuit de base qui effectue l'opération appelée l'addition logique. Elle est composée
d'au mo ins deux entrées et une seule sortie.
Le symbole :
A
X
B

L'expression logique de la porte OU : X = A + B

La table de vérité : A B X=A+B


0 0 0
0 1 1
1 0 1
1 1 1

La porte OU avec des ondes impult ionnelles :

b) Porte NON-OU
Les portes NON-OU sont des portes importantes car elles peuvent, elles aussi, être utilisées pour réaliser des
portes ET, OU ou NON. Cette porte permet d'effectuer l'inverse de la porte OU.
Symbole :
A A X
X équivalent à
B B

(il est équivalent aussi à ET négatif : A )


X
B

L'expression logique de l a porte NON-OU : X A B

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4) PORTE OU EXCLUSIF ET NON-OU EXLUSIF


a) Porte OU exclusif (OUX)
Ces portes aussi sont traitées comme des éléments logiques de base. On peut aussi les construire à partir des
portes OU, NON-OU, NON-ET etc...
Symbole :
A X
B

La sortie X est à l'état Haut si les entrées sont à des niveaux d ifférents. La sortie est à l'état Bas si les états des
deux entrées sont identiques.
Table de vérité :
Entrées Sortie
A B X=A + B
0 0 0
0 1 1
1 0 1
1 1 0

b) NON-OU exclusif (NON OUX)


La porte NON-OU exclusif effectue l'opération inverse de celle de la porte OU exclusif. Son symbole est :

5) PORTE S LOGIQUES A CIRCUITS INTE GRES


Il existe trois technologies de circuits intégrés numériques (CI) utilisant des portes logiques de base : CMOS,
TTL et ECL. Cette partie sera étudiée en détail dans un autre chapitre.

II - CONCEPTION DE CIRCUITS LOGIQUES COMB INATOIRES.


Dans ce paragraphe on réalisera des circuits logiques à partir d'une exp ression booléenne ou d'une table de vérité.
1) A PARTIR D'UNE EXPRESSION B OOLEENNE
Examinons l'expression booléenne suivante : X = AB + CDE.
On constate que cette expression est une SDP de deu x termes et qu'elle possède un domaine de 5 variab les. Pour
mettre en oeuvre cette expression booléenne, il faut une porte ET à 2 entrées pour créer le terme AB et une porte
ET à 3 entrées pour créer le terme CDE. Ensuite il faut une porte OU à 2 entrées pour combiner les 2 termes ET.

A AB
B
X = AB + CDE
C
D
E ACD

2) A PARTIR D'UNE TABLE DE VERITE


Soit la table de vérité suivante :

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Entrées So rtie
A B C X
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 0

D'après la table de vérité on détermine X. X ABC AB.C .


C'est une SDP à 2 termes. Donc il faut deux porte ET avec 3 inverseurs. Un inverseur pour obtenir le
complément de A de la première porte et les deux autres pour obtenir les compléments de B et C de la deuxième
porte.
3) LOGIQUE COBINATOIRE
a) Logique ET-OU
Nous avons vu que les SDP sont exécutées avec des portes ET pour chaque terme de produit et les portes OU
pour faire la somme des produits. Ce concept s'appelle la logique ET-OU.
Soit un circuit ET-OU à 4 entrées :

A A
B B
X = AB + CD
C (SDP)
D C
D
L'opération logique du circuit ET-OU de la figure ci-dessus peut s'énoncer de la façon suivante : la sortie X est
au niveau Haut si les deux entrées A et B sont au niveau Haut ou si les deux entrées C et D sont au niveau Haut.
Il existe des circuits intégrés ET -OU spécifique. Par exemple le circuit 74HC58 qui est un co mposant CMOS qui
contient 2 circu its ET -OU séparés en un seul boîtier co mme le montre la figure ci-après.
Vcc
(14)

(2)
(3) A A
B
(4) (6) B
(5) C
D C
(9) D
(10) A A
(11) B
(12) (8) B
(13) C
(1) D C
D
(7)
masse
Diagramme logique
b) Logique ET-OU-NON
C'est un circuit ET-OU co mplémenté. Il suffit de rajouter un inverseur à la sortie du circuit ET-OU. La sortie est
donc :

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X A.B C.D (A B).(C D) c'est un PDS.


L'opération logique du circuit ET -OU-NON peut s'énoncer de la façon suivante : la sortie X est au niveau Bas si
les deux entrées A et B sont au niveau Haut ou si les deux entrées C et D sont au niv eau Haut.
Il existe des circuits intégrés ET-OU-NON spécifique. Par exemp le le circuit 74LS51 et 74LS54 qui sont des
circuits TTL.

c) Logique OU exlusif
Bien que ce cette porte est considérée comme un type de porte logique à part entière avec son symbole unique, il
se compose en réalité de deu x portes ET, d'une porte OU et de deu x inverseurs.

X AB AB

La logique NON-OU exclusif, on rajoute un inverseur à la sortie du OU exclusif.

4) PROPRIETE UNIVERSELLE DE LA PORTE NON-ET


La porte NON-ET est une porte universelle. Elle peut être utilisée pour réaliser les opérations NON, ET, OU et
NON-OU :
_
NON : A A

Porte ET : A AB AB = AB
B

Porte OU : _
A A
A.B =A+B
B _
B
NON-OU : Exercice

5) PROPRIETE UNIVERSELLE DE LA PORTE NON-OU


La porte NON-ou est une porte universelle. Elle peut être utilisée pour réaliser les opérations NON, ET, OU et
NON-OU :
NON :

OU :

ET :

NON-ET : Exercice.

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6) LOGIQUE COMBINATOIRE AVEC NON-ET ET NON-OU


Les symboles NON-ET et OU négatif sont appelés des symboles synonymes (NON -OU et ET négatif). Dans
certains cas il est utile de remplacer le NON-ET et le NON-OU par leurs synonymes pour clarifier des
diagrammes logiques.

Logique NON-ET : A.B A B le OU négatif

Logique NON-OU : A B A.B le ET négatif


Exemple :

A AB A
B B
= AB + CD

C C

D CD D

TRAVAUX DIRIGES

Reprendre l’exercice 3

Exercice 4 : Ecrivez l’expression booléenne de x de la figure ci-dessous. Trouver les valeurs de x et y pour
toutes les conditions d’entrée possibles et dressez-en la liste dans une table de vérité.

A A
B y
B

C C

Exercice 5 : Pour chacune des expressions suivantes, construisez le circu it logique correspondant en recourant à
des portes OU, ET et des inverseurs :
a) x AB(C D)

b) z (A B C.D.E) B.C.D
c) y (M N P.Q)

Exercice 6 : Redessiner le circuit suivant en utilisant que :


- des portes NAND
A - des portes NOR
B

C
X

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Exercice 7 : concevez un circuit logique formé de trois entrées A, B, C dont la sortie est 1 quan d une majorité
des entrées sont à 1.

Exercice 8 : Un distributeur de timb res est constitué ainsi :


- Deu x fentes peuvent recevoir respectivement des pièces de 1 dh et de 5 dh.
- Trois touches de sélection 1, 2, 5 permettent d’obtenir 1, 2 ou 5 timbres à 1 dh ; un choix peut être la
somme d plusieurs sélections (3 timb res = 2 + 1).
L’opération sélectionne donc son choix et introduit l’argent sachant que pour un choix de no mbre de
timbres, il ne peut introduire qu’une seule pièce par fente.
Si la so mme d’argent introduite est supérieure à la somme d ’argent correspondant au choix du nombre de
timbres, les timb res seront fournis et la monnaie rendue (on ne s’occupera pas du calcul de la monnaie).
Si la so mme d’argent introduite est inférieure à la somme demandée, les timbres ne sont pas fournis et
l’argent est restitué.
Si la so mme fournie égale la somme demandée, les timbres sont fournis et il n’y a pas de monnaie rendue.
Les timbres se trouvent dans 3 tiroirs différents (un timbre à 1 t imbre, 1 à 2 timb res, 1 à 5 timb res) et la
fonction d’ouverture de ce tiroir vaut 1 si ce t iroir peut être ouvert.
Réaliser ce distributeur.

pièces

1dh 5dh
T1 T2 T3
p P
S1 S2 S3 Tiro irs contenant 1,2,5 timb res
R

Sélection du nombre de Restitution de l’argent


timbres

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FONCTIONS
DE LOGIQUE COMBINATOIRE

I- ADDITIONNEUR.
Les additionneurs sont très importants dans les ordinateurs et dans un grand nombre de systèmes numériques.
1) DEMI ADDITIONNEUR
La règle de base de l’addit ion binaire est : 0 + 0 = 0, 0 + 1 = 1, 1 + 0 = 0 et 1 + 1 = 10.
Ces opération s’effectue par un demi additionneur. Le demi additionneur prends deux no mbres bin aires à ses
entrées et produit deux no mbres binaires à ses sorties : un bit de somme et un bit de retenue.
Symbole :

A Somme
Bits d'ntrée
Sortie
B Csor Retenue

La table de vérité du demi additionneur :


A B Csor
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0

Csor s'exprime co mme étant le produit des variables d'entrée : Csor = AB.
La so mme s'exp rime : A B.
Diagramme logi que du demi addit ionneur :

A
Csor
B

Exercice : réaliser le demi additionneur en n’utilisant que les portes Nand.

2) ADDITIONNEUR C OMPLET
Cet additionneur prends deux bits d’entrée et une retenue d’entrée et produit une sortie de somme et une retenue
de sortie.
Symbole :
A Somme
Bits d'entrée
B
Retenue d'entrée Cen Csor Retenue de sortie

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La table de vérité de l’additionneur co mplet :


A B Cen Csor
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Logique de l’additionneur co mplet : cet additionneur doit tenir co mpte de retenue d'entrée.
La so mme s'exp rime : (A B) Cen .

La retenue de sortie : Csor AB (A B)Cen .

Diagramme log ique de l'addit ionneur complet :


A
B

Cen

Csor

Exercice : réaliser cet additionneur en n’utilisant que les portes Nand.

3) ADDITIONNEUR C OMPLET CREE AVEC DES DEMI A DDITIONNE UR :


Exercice : Faites le schéma d'un additionneur comp let formé par deu x demi addit ionneurs.

4) ADDITIONNEURS BINAIRES PARALLELE S


Un additionneur binaire parallèle est formé par le branchement d’au moins deux additionneurs complets en
fonction du nombre des bits qu’il faut additionner.
Pour additionner deux nombres binaires, il faut un additionneur complet pour chaque bit des nombres. Il faut
donc deux addit ionneurs pour des nombres de 2 bits, 4 additionneurs pour des nombres de 4 bits, etc. La sortie
de retenue de chaque additionneur est connectée à l’entrée de retenue de l’additionneur du bit de rang plus élevé
suivant.
Diagramme d’ensemble d’un additi onneur parallèle de 2 bits :
A 2 B2 A 1 B1

A B Cen A B Cen

Csor Csor

(MSB) 3 2 1 (LSB)

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Les bits de poids les plus faibles des deux nombres sont représentés par A 1 et B1 . Les bits de poids les plus forts
des deux no mbres sont représentés par A 2 et B2 . les trois bits de la somme sont : 3 , 2 et .
Remarque : la retenue de sortie de l'additionneur de gauche devient le bit de poids le plus fort (MSB) de la
somme, 3 .
5) ADDITIONNEUR PARALLELE DE 4 BITS
Un additionneur parallèle de 4 bits de base est créé avec 4 étages d’additionneurs complets :

A 4 B4 A3 B3 A2 B2 A 1 B1

C0
A B Cen A B Cen A B Cen A B Cen

Csor Csor Csor Csor

C3 C2 C1
C4 4
3
2 1

symbole logi que :


1 1
nombre binaire A 2 A 2 sortie de 4 bits
3 3
4 4

1
nombre binaire B
2 B
3
4

retenue d'entrée C0 C4 retenue de sortie

Parmi les additionneurs parallèle de 4 bits disponibles en circuits d'intégration à moyenne échelle (MSI), citons
74LS83A et 74LS283. Les caractéristiques de ces circuits sont disponibles dans des fiches techniques donnés par
les manufacturiers.

Conformément à la majorité des fiches techniques de fabricants, l’entrée C 0 est la retenue d’entrée de
l’addit ionneur du bit de poids le plus faible. C4 est la retenue de sortie de l’additionneur du bit de poids le plus
fort. On traite les retenues de deux façons suivantes :
additionneur à propagation de retenue : la sortie de retenue de chaque additionneur est connectée à
l’entrée de retenue de l’étage de rang plus élevé suivant.
additionneur à anticipation de retenue : selon les bits d’entrée de chaque étage, on peut anticiper et
produire la retenue de sortie par génération ou par anticipation :
o la génération de retenue se produit lorsqu’une retenue de sortie interne est générée par
l’addit ionneur complet. Une retenue n’est produite que lorsque les deux bits d’entrée sont des
1. La retenue générée est : Cg = AB.
o La propagation de retenue se produit lorsqu’une retenue d’entrée est répercutée pour devenir
une retenue de sortie. Elle se produit lorsque au mo ins un bit d’entrée est égal à 1. Cp = A + B.
Table de vérité d’un additionneur parallèle de 4 bits :
n représente les bits de l'additionneur et Cn-1 est la retenue du provenant de l'additionneur précédent. C1 , C2 et C3
sont des retenues internes, C0 est une retenue externe et C4 est une retenue de sortie.

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Cn-1 An Bn n Cn
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Exercice : Trouver la somme et la retenue de sortie de l'addition de 2 no mbres de 4 bits, en utilisant le tableau
précédent sachant que C0 =0 : A 4 A 3 A2 A 1 =1100 et B4 B3 B2 B1 =1100.

6) MONTA GE EN CASCADE D'ADDITIONNEURS


On peut utiliser un montage de deux addit ionneurs de 4 bits pour faire la so mme de 2 no mbres de 8 b its.
C0 est connectée à la masse puisqu'il n'y a pas de retenue sur la position du bit de poids le plus faible et on
connecte la sortie de retenue de l'addit ionneur des rangs de poids faibles à l'entrée de retenue de l'additionneur
des rangs de poids forts : c'est le montage en cascade. C8 est la retenue de sortie. L'addit ionneur des rangs de
poids faibles est celui qui traite les 4 bits de poids les plus faibles des nombres et l'additionneur des rangs de
poids forts est celui qui traite les 4 bits de poids les plus forts des nombres de 8 b its.

B4 B3 B2 B1 A4 A3 A2 A1
B8 B7 B6 B5 A8 A7 A6 A5
4 3 2 1 4 3 2 1 Cen
4 3 2 1 4 3 2 1 Cen A B
A B
Csor 4 3 2 1
Csor 4 3 2 1

C8

Exercice : faire le schéma d'une cascade d'additionneurs de 4 bits pour former un additionneur à 16 b its .

II- COMPARATEURS
Le rôle du comparateur est de co mparer les grandeurs de deux quantités binaires afin de déterminer la relat ion
existant entre elles.
1) EGALITE
Nous avons déjà vu que la porte OU exclusif peut servir de co mparateur de base. Elle peut comparer l'égalité
entre deux bits : quand les entrées d'une porte OU exclusif sont égales la sortie est égale à 0, si les entrées sont
différentes la sortie sera égale à 1.
A0
Pour co mparer deu x no mbres à 2 bits :
B0
A1 A=B

B1
Un niveau Haut indique que A (A 1 A0 ) est égal à B (B1 B0 ). Un niveau indique une inégalité.

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2) INE GALITE
La p lupart des comparateurs CI indiquent trois sorties : la sortie d'égalité et deux sorties indiquant quel nombre
binaire est le p lus grand.
Comp
A0 0
A1 1 A
A2 2 A>B
A3 3
A=B L’état de sortie suivant le constructeur ?

B0 0 A<B
B1 1 B
B2 2
B3 3

Pour déterminer une inégalité entre les no mbres binaires A et B, on examine le bit de poids le p lus fort de chaque
nombre.
si A 3 =1 et B3 =0, le nomb re A est plus grand que le no mbre B.
si A 3 =0 et B3 =1, le nomb re B est plus grand que le nombre A.
si A 3 =B3 , on examine le rang de poids plus faible suivant pour identifier une condition d'inégalité, etc.
Un comparateur CI (MSI) s'appelle 74HC85. Le brochage est disponible dans les fiches techniques données par
les constructeurs.

III- DECODEUR
Le rôle d'un décodeur est de détecter la présence d'une combinaison de bits (code) à ses entrées et de l'indiquer
par un niveau de sortie. Il comporte de 1 à 2n lignes de sortie pour indiquer la présence de 1 à n combinaisons de
bits.
1) DEC ODE UR BINAIRE DE BASE
Supposons qu'on veut déterminer à quel mo ment le nomb re binaire 1001 se présente aux entrées d'un circuit
numérique. Le circuit suivant peut servir de décodage :

1(A 3 )
0(A 2 )

X=1, X= A3A 2A1A0


0(A 1 )
1(A 0 )

La sortie est au niveau Haut lorsque l'entrée est égal à 1001. Elle sera au niveau Bas dans les autres cas.

2) DEC ODE UR DE 4 BIT S (DECODE UR ENTREE 4 LIGNE S SORTIE 16 LIGNES OU


DECODEUR 1 PARMI 16)
Pour décoder toutes les combinaisons d'entrée avec 4 bits il faut 16 lignes de sortie (16 portes de décodage). Une
seule sortie qui sera activée à la fois .
Exemple : fonction de décodage et table de vérité d'un décodeur à 4 entrées et 16 sorties d'état vali de Bas.

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No mbre Entrées binaires Fonction de Sortie


décimal A3 A2 A1 A0 décodage 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 0 0 0 0 A3A 2A1A0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 0 0 0 1 A3A 2A1A0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1
2 0 0 1 0 A3A 2A1A0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1
3 0 0 1 1 A3A 2A1A0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1
4 0 1 0 0 A3A 2A1A0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1
5 0 1 0 1 A3A 2A1A0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1
6 0 1 1 0 A3A 2A1A0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1
7 0 1 1 1 A3A 2A1A0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
8 1 0 0 0 A3A 2A1A0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1
9 1 0 0 1 A3A 2A1A0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1
10 1 0 1 0 A3A 2A1A0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1
11 1 0 1 1 A3A 2A1A0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1
12 1 1 0 0 A3A 2A1A0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1
13 1 1 0 1 A3A 2A1A0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1
14 1 1 1 0 A3A 2A1A0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1
15 1 1 1 1 A3A 2A1A0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0

Le sy mbole logique d'un décodeur à 4 entrées et 16 sorties :

Bin/Déc 0
1
2
3
0 4
1 5
2 6
3 7
8
9
10
11
12
13
14
15

Il existe un décodeur MSI 74HC154. Ce circu it est muni d'une fonction de validation (VA L), qui co mprend une
porte NON-OU utilisé en mode ET négatif. Il faut appliquer un niveau Bas à chaque entrée de validation CS1
et CS2 du CI pour que la porte de validation (VA L) produise un niveau Haut à sa sortie. Cette sortie est
connectée à une entrée de toutes les portes NON-ET. Si la porte de validation n'est pas mise en marche par des
niveaux Bas à ses deux entrées, les 16 sorties du décodeur seront au niveau Haut peu importe les états des 4
variables d'entrées.

3) DEC ODE UR DCB-DECIMAL (DECODEUR 1 PARMI 10)

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Son rôle est de convertir chaque code DCB en son équivalent en décimal. On l'appelle aussi le décodeur entrée 4
ligne sortie 10 lignes ou décodeur 1 parmi 10.
La fonction de décodage est identique à celle du décodeur 1 parmi 16. La seule différence est que celui ci utilise
10 lignes de sortie au lieu de 16.
Déc/DCB 0
1
0 2
1 3
2 4
3 5
6
7
8
9

4) DEC ODE UR DCB-7 SE GMENTS


Vcc
Ce décodeur reçoit un code DCB à ses entrées et produit des sorties pour piloter des afficheurs à 7 segments, afin
d'obtenir un affichage décimal.
Déc/7segments
BI/ RBO BI/ RBO
Déc/7segments a
A0 0
a A1 b
A0 b 1
0 A2 c
A1 c 2
1 A3 d
A2 d 3
2 e
A3 3 e f
f LT
g
g RBI

Masse Circuit 74LS47


Parmi les décodeurs commercialisé, il existe un décodeur MSI 74LS47 qui permet de décoder une entrée DCB et
de piloter un afficheur à 7 seg ments (figure ci-avant). En plus de l'affichage, ce circu it permet la vérification de
l'affichage et la suppression des zéro quand ils ne sont pas nécessaires.
Plus d'explication sur ce circuit sera donnée en 'Cours'.
3) UTILISATION DU DECODEUR EN GE NERATEUR DE F ONCTION
Soit un décodeur à 2 entrées de données ou d’adresse et 4 sorties. La seule sortie active est celle dont le numéro
correspond au code binaire appliqué sur les entrées.
A1 A0 S3 S2 S1 S0
S0 = A 1 A 0
0 0 0 0 0 1 S1 = A 1 A 0
0 1 0 0 1 0 S2 = A 1 A 0
1 0 0 1 0 0 S3 = A 1 A 0
1 1 1 0 0 0

Soient les fonctions suivantes :

F = A 1 A 0 + A 1 A0
G = A 1 A 0 + A 1 A0
le décodeur peut générer ces fonction de la façon suivante :

A1 D
E S3
C S2 F
A0 O
S1
D
E S0
U G
R

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Exercice : génération de F et G dans le où les entrées du décodeur sont actives à l’état bas.
IV CODEURS
Le codeur est circuit logique qui effectue l'opération inverse du décodeur. Il reçoit un niveau valide à l'une de ses
entrées et le convertit en une sortie codée.
1) CODEUR DECIMAL-DCB
Ce codeur possède 10 entrées (chiffres décimau x) et 4 sortie ( code DCB).
Symbole logique :
Déc/DCB
0
1
2 0
3 1
2 Sortie DCB
Entrée décimale 4
5 3
6
7
8
9
table de vérité :
No mbre code DCB
décimal A3 A2 A1 A0

0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1

d'après la table, on peut analyser la logique en déterminant les relations en tre chaque bit DCB et les chiffres
décimau x. Par exemple A 3 est toujours égal à 1 pour les chiffres 8 et 9. l'exp ression OU de ce bit, en termes de
chiffres décimau x, peut donc s'écrire de la façon suivante :
A3= 8 + 9
de même pour A 2 , A 1 et A 0 : A 2 = 4 + 5 + 6 + 7, A 1 = 2 + 3 + 6 + 7 et A 0 =1 + 3 + 5 + 7 + 9.
Donc, on déterminer le circu it logique qui permet de coder chaque chiffre décimal en code DCB :

1
A0
2

3
A1

A2

A3
9

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2) CODEUR DE PRIORITE DECIMAL-DCB


Ce codeur est identique au précédent sauf qu'il est muni d'une fonction de priorité. Dans où plusieurs entrées sont
activées, la prio rité produit une sortie DCB qui correspond à l'entrée du chiffre décimal le plus élevé. Exemp le, si
2 et 5 sont validés simultanément, la sortie sera 1100 (5). Il existe un codeur de ce type : 74HC147 muni
d'entrées état valide Bas et de sortie état valide Bas.

3) CODEUR E NTREE 8 LIGNE SORTIE 3 LIGNE


Il existe un codeur de ce type : 74HC148 codeur de priorité muni de 8 entrées état valide Bas et de 3 sorties état
valide Bas. Ce co mposant peut être utilisé pour convertir les no mbres octaux de 0 à 7 en codes binaires de 3 b its.
Un exemple d'application sera vu en 'cours' ou en TD.

V- CONVERTISS EURS DE CODE


1) CONVERSION DCB-BINAIRE
Exemple : convertissons le code DCB 1000 0111 (8710 ) en binaire
1000 = 810 et 0111 = 710 . Dans ce code DCB le terme de gauche possède un poids de 10 et le terme de droite un
poids de 1 :
chiffre des 10 chiffre des 1
poids : 80 40 20 10 8 4 2 1
1 0 0 0 0 1 1 1
80 en binaire : 1010000
4 en binaire : 0000100
2 en bian ire : 0000010
1 en binaire : 0000001
on fait la somme de ces nombres binaires et on trouve l'équivalent de 87 en b inaire : 1010111
Exercice : trouver l'équivalent en binaire des code DCB suivant : 00100111 et 10011000
Il existe des convertisseurs (MSI) : 74185 c'est un ELP préprogrammé en convertisseur binaire -DCB
2) CONVERSION BINAIRE -CODE GRA Y
On a vu qu'on peut faire cette conversion en utilisant des portes logiques OU exclusifs. On peut aussi utiliser des
ELP programmables.

VI- MULTIPLEXEUR (MUX)


Le M UX de base possède plusieurs lignes de données d'entrée et une seule ligne de sortie, c'est un composant qui
permet d 'acheminer les informations numériques de plusieurs sources sur une seule ligne. Il permet également de
sélectionner des données numériques d'une ou l'autre des entrées vers la sortie, c'est pourquoi on l'appelle aussi
le sélecteur de données.
1) MULTIPLEXEUR A 4 ENTREES

Mux
Entrées de sélection
S1 S0 Entrée sélectionnée
S0 0
S1 1 0 0 D0
Y Sort ie 0 1 D1
des données 1 0 D2
D0 1 1 1 D3
D1 2
D2 3
D3 4 Symbole l ogique d' un multi plexeur/sélecteur de données 1 parmi 4.

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C'est les 2 bits de sélection qui permettent de choir les données qui traversent vers la sortie. Le tableau ci dessus
donne toutes les combinaisons possibles .
Le circuit logi que qui permet de réaliser cette opérati on de multi plexage :
d'après le tableau ci dessus on peut déterminer que :

Y D0S0S1

Y D1S0S1

Y D 2S0S1

Y D3S0S1
L'expression totale de la sortie est :

Y D0S0S1 D1S0S1 D 2S0S1 D3S0S1


Le circu it logique :
S0

S1

D0

D1

Y
D2

D3

On trouvera des multip lexeur à 2 entrées (MSI) : le 74HC157A contient 4 mult iplexeur à 2 entrées séparés.
Ces 4 multip lexeur partage la même ligne de sélection des données et une entrée de validation. Un niveau Bas à
l'entrée de validation permet au x entrées sélectionnées de traverser la sortie et un niveau haut les bloque.
Il existe aussi des multiplexeur à 8 entrées (MSI) et, par conséquent 3 lignes de sélection. Il possède une d e
validation et deu x sortie (la sortie et son complément).
Exemple d' application : 'cours'

3) GENERATION D’UNE F ONCTION LOGIQUE A L’AI DE D’UN MUX

Soit la fonction F A.B.C A.B.C A.B.C A.B.C


a) fonction de n variables avec un Mux à 2 n entrées d’adresse
C BA S F
0 0 0 D0 0
A D7 D6 D5 D4 D3 D2 D1 D0 0 0 1 D1 0
B 0 1 0 D2 0
C 0 1 1 D3 1
1 0 0 D4 1
S 1 0 1 D5 0
1 1 0 D6 1
1 1 1 D7 1

Pour avoir F à la sortie du Mu x (S = F) il suffit de relier D0 , D1 , D2 et D5 à 0 et de relier D3 , D4 , D6 et D7 à 1.

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b) fonction de n variables avec un Mux à 2 (n-1) entrées d’adresse

C BA S F
A D3 D2 D1 D0 0 0 0 D0 0 D0 = 0
B 0 0 1 D0 0
C 0 1 0 D1 0 D1 = A
0 1 1 D1 1
1 0 0 D2 1
S D2 = A
1 0 1 D2 0
1 1 0 D3 1 D3 = 1
S= F 1 1 1 D3 1

VII- DEMULTIPLEXEUR (DEMUX)


Le DEM UX effectue l'opération inverse d'un mult iplexeur. Il prend les données sur une seule ligne et les
distribue à un nombre donné de lignes de sortie. Le DEM UX est également appelé distributeur de données.
Exemple de mult iplexeur à une entrée et 4 sortie :
Entrée des données
D0

D1
S0

D2
S1

D3

les deux lignes de sélection de données valident une seule porte à la fois. Les données de la ligne d'entrée
traversent la porte sélectionnée jusqu'à sa ligne de sortie.

TRAVAUX DIRIGES

EXERCICE 1
Les co mpagnies d’assurances appliquent depuis quelques années une majorat ion de leurs tarifs pour les
jeunes conducteurs novices.
La majoration la plus faible est appliquée Dans le cas où le conducteur ou l’assuré remplit les
conditions suivants :
C’est un célibataire masculin âgé de plus de 25 ans, ayant le permis de cond uire depuis plus
de 2 ans.
C’est un homme marié, veuf ou divorcé âgé de moins de 25 ans, ayant le permis de conduire
depuis plus de 2 ans.
C’est une fille ou une femme âgée de plus de 25 ans, ayant le permis de conduire depuis
mo ins de 2 ans.
C’est une fille âgée de moins de 25 ans, ayant le permis de conduire depuis plus de 2 ans.
C’est un homme marié, veuf ou divorcé âgé de plus de 25 ans, ayant le permis de conduire
depuis moins de 2 ans.
C’est une femme âgée de mo ins de 25 ans, ayant le permis de cond uire depuis plus de 2 ans.

La majoration la plus forte est appliquée Dans le cas où le conducteur ou l’assuré remp lit les
conditions suivants :
C’est un homme célibataire, âgé de moins de 25 ans.

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C’est un homme, célibataire, âgé de plus de 25 ans et ayant le permis de conduire depuis
mo ins de 2 ans.
C’est une femme âgée de mo ins de 25 ans, ayant le permis de conduire depuis mo ins de 2
ans.
C’est une fille âgée de moins de 25 ans, ayant le permis de conduire depuis moins de 2 ans.
C’est un homme marié, veuf ou divorcé âgé de moins de 25 ans, ayant le permis de conduire
depuis moins de 2 ans.

On notera ainsi les fonctions et les variables :


mf : majorat ion faib le
mF : majorat ion forte
m : pas de majo ration
a : marié, veuf ou divorcé
b : plus de 25 ans
c : permis de plus de 2 ans
d : ho mme

1- Calculer et simplifier les fonctions mf, mF et m .


2- Quelles catégories d’assurés ne paieront pas de majo ration ?
3- Réaliser les fonctions mf, mF et m à l’aide de :
a- un décodeur et de portes
b- trois mu ltip lexeurs à 8 entrées de données.

EXERCICE 2 : Adressage des mémoires d’une carte à microprocesseur

Cette carte co mporte un circuit RAM et un circuit ROM. Le boîtier RAM est validé par un niveau bas
sur le fil CSRAM et boîtier ROM est validé par un niveau bas sur le fil CSROM .
Le système génère les signaux suivants :
MRQ qui passe à l’état bas chaque fois que l’on désire accéder à une mémoire (RAM ou ROM).
RD qui passe à l’état bas lorsqu’une lecture de mémo ire est demandée et qui reste à l’état haut
lorsqu’une écriture est demandée.
A15 et RESTART qui permettent de choisir à un instant déterminé entre mémo ire RAM et mémoire
ROM.

FONCTIONNEMENT DES IRE :

CSROM doit être act if si RD et MRQ sont actifs (demande lecture) lorsque RESTA RT est à l’état bas et
A15 à l’état haut, ou si MRQ est actif avec RESTA RT à l’état haut.
CSRAM DOIT ETRE ACTIF AVEC MRQ ACTIF ET A15 A L’ETAT BAS LORSQUE RESTART
SE TROUVE A L’ETAT BA S.

1- Ecrire les équations logiques des fonctions CSROM et CSRAM et les simplifier.
2- Faire le logig ramme de ces fonctions en n’utilisant que des portes Nand à 2, 3 ou 4 entées.

REMARQUE : MRQ, RD, CSRAM et CSROM sont actifs lorsqu’ils sont au niveau bas (‘0’ en logique
positive).

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SYSTEMES SEQUENTIELS
Un système est dit séquentiel, lorsque la ou les sorties dépendent de la combinaison des entrées et de l'état
précédent des sorties.
La p lupart des traitements ne sont pas uniquement comb inatoires mais souvent séquentiels. Dans un traitement
séquentiel le système doit pouvoir mémoriser certaines valeurs pour pouvoir les réutiliser.
Une bascule est un composant qui permet de réaliser la fonction Mémoire.

I - B ASCULES (ou Multi vi brateur)


1) BISTABLES
Les bistables ou multiv ibrateurs sont des éléments de mémo ire qui permettent un stockage temporaire et
possédant 2 états stables.

a) Bistable S-R (Set-Reset)


Bistable S-R à entrée d'état vali de Haut
Il existe deu x versions de bistable S-R : le bistable S-R à entrée d'état valide Haut et le bistable S R à entrée
d'état valide Bas.

R
Q

Qn 1 R S Qn R.S R.Qn
S Q

Afin d'exp liquer le fonctionnement d'un élément bistable dressant la table de vérité de la bascule :

S R Qn+1 Qn+1

0 0 Qn Qn Mémoire
0 1 1 0 mise à 1 de Qn
1 0 0 1 mise à 0 de Qn
1 1 0 0 non valide

Lorsque la sortie Q est au niveau Haut le b is table est à l'état 1 (Set : S). Il demeure dans cet état tant que R ne
passe pas à l'état Bas. Lorsque R est à l'état Bas et S est à l'état Haut on aura =1 et Q = 0, le b istable est à l'état
Bas (Reset : R). Il demeure dans cet état tant S que n'est pas passé à l'état Bas.

Bistable S R à entrée d'état vali de Bas

S
Q

Qn 1 S . R.Qn S R.Qn
Q
R
dressant la table de vérité de la bascule :
S R Qn+1 Qn+1

0 0 Qn Qn Mémoire
0 1 1 0 mise à 1 de Qn
1 0 0 1 mise à 0 de Qn
1 1 1 1 non valide

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Symbole :

Q S S Q
S
R R
R Q Q

Bistable S-R Bistable S R

CI : le 74LS279 co mporte 4 b istables.


Conclusion :
Cas d’instabilité de fonctionnement quand on passe de R-S = 0-0 à R-S = 1-1.
Résultats différents suivant les technologies Nand ou Nor.
Entrées R et S non co mplémentaires .

Application : le bistable peut être utiliser pour éliminer des effets causés par le rebondissement (vibration) d 'un
contact d'interrupteur ou commutateur mécanique.

b) Bistable S-R à entrée de vali dati on

Il a le même fonctionnement de la bistable S-R sauf que celu i ci à une entrée de validation. Les entrées S et R
déterminent l'état de la bistable lorsqu'un niveau Haut est appliqué à l'entrée VA L.
Si un n iveau Bas est appliqué à l’entrée VA L, les sortie de la bascule est dans l’état ‘mémo ire’. D’aille urs, ce
type de bascule permet d’éviter le cas non valide.
Symbole Diagramme logi que
S
Q Q
S
VA L VA L
R Q
R Q

Qn 1 S.VAL R.VAL.Qn

c) Bistable D (à entrée de validat ion)

Symbole di agramme logi que


D
D Q
Q
VA L
VA L Q
Q

table de vérité : à part ir de cette table on peut déduire le fonctionnement de ce circuit.

Entrées Sorties
D VA L Q n+1 Q n+1 Observation

0 1 0 1 état 0
1 1 1 0 état 1
X 0 Qn Qn aucun changement

CI : le circu it 74LS75 contient 4 b istables D.

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2) BASCULE S SYNCHR ONES

Les bascules synchrones sont des éléments bistables (mult ivibrateur bistables), qui peuvent être déclenchés par
un front positif ou négatif.
Le terme synchrone indique que la sortie ne change d'état qu'au front positif (ou au front négatif) sur le signal de
commande (d'horloge).

Prise en compte du changement d'état de


l'entrée au front montant du signal de
sortie d'horloge synchronisation.
(de synchronisation)

entrée Non prise en compte du changement entre


deux fronts du signal de synchronisation.

signal synchronisée

a) Bascule S-R déclenchée par signal d'horloge

Les données transportées par les entrées S et R sont transférées à la sortie seulement lors des fronts déclencheurs
du signal d'horloge. Lorsque S = 1 et R = 0, Q passe au niveau lors du front déclencheur du signal d'horloge et la
bascule est à l'état 1(on conserve son état 1 si déjà à l'état 1). Lorsque S = 0 et R = 1, la bascule passe à l'état 0
lors du front positif du signal d'horloge (on conserve son état 1 si déjà à l'état 1).
1
S Q Q
1 1 S
0 t0
t0
t0 R Q Q
0 0 R

table de vérité d'une bascule S-R à déclenchement par front positif :

Entrées So rties
S R Horloge Q Q Observation

0 0 X Q0 Q0 Aucun changement
0 1 0 1 état 0
1 0 1 0 état 1
1 1 ? ? Non valide

: t ransition du niveau Bas au niveau Haut du signal d'horloge


X : condition indifférente
Q0 : n iveau de sortie avant la transition du signal d'horloge

CI : une bascule S-R déclenchée par un signal d'horloge utilise un détecteur de transition.
Type de détecteur de transition :

Horloge Retard

Exercice : dessiner un chronogramme qui illustre bien le fonctionnement de cette bascule.

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b) B ascule D déclenchée par signal d' horl oge

La bascule D est une bascule S-R à laquelle on a ajouté un inverseur .


Bascule D à déclenchement par front positif :

Entrées Sorties
D S Q D Horloge Q Q Observation
Horloge
R Q
1 1 0 état 1(stocke un 1)
0 0 1 état 0(stocke un 0)

Le fonctionnement de cette bascule est résumé dans la table de vérité.

Exercice : dessiner un chronogramme qui illustre bien le fonctionnement de cette bascule.

c) Bascule J-K déclenchée par signal d'horloge

La bascule J-K est la plus utilisée par rapport au x autres bascules vues précédemment. Elle fonctionne de la
même façon que La bascule S-R sauf que la bascule J-K ne possède pas de sortie non vali de.
Diagramme logique simplifié d'une bascule J-K à déclenchement par front positif :

J G1 G3 Q
Horloge
Qn 1 J.Q n K.Qn
G2 G4 Q
K

Table de vérité :
S R Horloge Q n+1 Q n+1 Observation

0 0 Q0 Q0 mémo ire
0 1 0 1 état 0
1 0 1 0 état 1
1 1 Qn Qn basculement
Exercice : dessiner un chronogramme qui illustre bien le fonctionnement de cette bascule.

d) Entrées asynchrones

Un fonctionnement est dit asynchrone lorsque la prise en compte de l 'évolution des entrées s'effectue
indépendamment du signal d'horloge. Les bascules utilise des entrées asynchrones qui permettent d'effectuer
l'état de l'état de la bascule sans tenir co mpte de l'horloge.
Symbole l ogique d' une bascule
munie d'entrées asynchrones de niveau valide Bas :
Diagramme logi que RAU
RAU
J
Q G1
J G3 Q
Horloge
K Q
K G2 G4 Q
RAZ
RAZ

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CI : le 74AHC74 est à bascules D doubles (composant CMOS). Le 74HC112 est à bascules J-K doubles
(CM OS).
Exercice : dessiner un chronogramme qui illustre bien le fonctionnement de cette bascule.

3) BASC ULES MAITRE -ESCLAVE

Dans ces bascules, les données sont entrées lors du front avant du signal d'horloge, mais la sortie ne reflète l'état
d'entrée que lors du front arrière.
Diagramme logique d'une bascule J-K maître -esclave :

J Q G3 S
G1 S Q

C
Horloge
Q Q
G2 R G4 R
K

Maître Esclave

Le fonctionnement de cette bascule se résume dans la table de vérité suivante :

Entrées So rties
S R Horloge Q Q Observation

0 0 Q0 Q0 Aucun changement
0 1 0 1 état 0
1 0 1 0 état 1
1 1 Q0 Q0 Basculement

: impulsion du signal d'horloge


Q0 : niveau de sortie avant l'impulsion du signal d'horloge

Les sorties sont rétro-couplées aux entrées pour produire un basculement lorsque J = K = 1.

Symboles logi ques da bascule J-K déclenchée par impulsion :

J Q Q
J
C C
K Q Q
K

Signal d 'horloge valide Haut : Signal d 'horloge valide Bas :


les données entrent lors du front les données entrent lors du front
allant vers le positif et sont allant vers le négatif et sont
transférés à la sortie lors du front transférés à la sortie lors du front
allant vers le négatif suivant. allant vers le positif suivant.
Exercice : dessiner un chronogramme qui illustre bien le fonctionnement de cette bascule.

4) FONCTION DE C OMMUTATION DES DIFFERENTES BASC ULES


Une fonction de commutation est une fonction logique qui vaut 1 lorsque Qn 1 Qn (basculement) et qui vaut 0
lorsque Qn 1 Qn .

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Bascule RS : Qn 1 S R.Qn

Qn
0 1
RS
R S Qn Qn+1 XRS 0
00 0
0 0 0 0 0
01 1 0
0 0 1 1 0
0 1 0 1 1 x
11 x
0 1 1 1 0
10 0 1
1 0 0 0 0
1 0 1 0 1
1 1 0 x x
XRS = SQn + RQn
1 1 1 x x

Bascule D : Qn 1 Dn

D Qn Qn+1 XD
0 0 0 0
XD = D + Qn
0 1 0 1
1 0 1 1
1 1 1 0

Bascule JK : Qn 1 J.Q n K.Qn

J K Qn Qn+1 XJK Qn
0 1
0 0 0 0 0 JK

0 0 1 1 0 00 0 0

0 1 0 0 0 0 1
01
0 1 1 0 1
1 0 0 1 1 11 1 1
1 0 1 1 0 10 1 0
1 1 0 1 1
1 1 1 0 1
XJK = J.Qn + K.Qn

5) TABLE DE TRANSITI ON
On appelle le couple de transition le couple (Qn , Qn+1 ). La table de transition donne les valeur appliquées aux
entrées de la bascule (RS, JK, etc…) pour obtenir une transition donnée.
Bascule RS :

Qn Qn+1 R S
0 0 x 0
0 1 0 1
1 0 1 1
1 1 1 x

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Bascule JK :

Qn Qn+1 J K
0 0 0 x
0 1 1 x
1 0 x 1
1 1 x 0

6) APPLICATION DE S BASC ULES


a) Stockage des données
On peut stocker plusieurs bit dans des bascules par le biais de lignes parallèles :

D Q0
D0
D0
C
R D1

D2

D Q1
D1 D3
C
R RAZ

horloge

D Q2
D2 Q0
C
Q1
R
Q2

D Q3 Q3
D3
Horloge C Bascule données
R à l'état 0 stockées

RAZ
Les entrées Horloge des bascules sont connectées ensemble afin que chaque bascule soit déclenchée par le même
signal d'horloge. Les données des entrées D sont simu ltanément stockées dans les bascules lors du front positif
du signal d'horloge. Les entrées asynchrones de remise à 0 sont connectées sur une ligne commune pour une
mise à zéro init iale des bascules.

b) Di vision de fréquence
La fréquence d'un signal d'horloge peut être divisée davantage en utilisant la sortie d'une bascule comme entrée
de synchronisation pour une deuxième bascule. Si on connecte n bascules on obtiendra une division de la
fréquence de 2n .

c) Comptage
On peut réaliser des compteur à l'aide d'une ou plusieurs bascules connectées entre elles (Vo ir paragraphe III).

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II- MONOSTAB LES (MULTIVIB RATEURS MONOS TAB LES )

Le monostable est un composant qui possède un seul état stable. Il peut passer à un état quasi stable lorsqu'il est
déclenché, mais après un intervalle de temps prédéterminé il rev ient automatiquement à son état stable.

Quand on applique l'impulsion de déclenchement à l'entrée du circuit, la porte NON -OU est au niveau bas et
l'inverseur sera au niveau Haut : So rtie n iveau Haut (la sortie est connectée à l'entrée pour maintenir le niveau
Bas à la sortie de la porte). Après un mo ment très bref la capacité va se charger et l'entrée de l'inverseur sera au
niveau Haut, donc la sortie passera au niveau Bas. (sortie Haut = état quasi stable, sortie Bas = état stable).
Symbole :

CX
RX/CX
déclenchement

1) MONOSTABLE NON RE DECLENCHABLE S


Il ne répondra à aucune impulsion de déclenchement additionnelle une fo is déclenché en état quasi stable et ce
jusqu'à ce qu'il retourne à son état stable. Cet intervalle, pendant lequel le monostable demeure à son état quasi
stable, correspond à la largeur de l'impulsion de la sortie.

tL

CI : le 74121 est CI contenant un monostable non redéclenchable. Sur ce circu it on peut connecter des
composants externes (R ou C). A 1 , A 2 et B sont des entrées de déclenchement. L'entrée Rint est connectée à une
résistance interne de minutage de 2 k .

A1 1 & 1
A2 Q

B
A1
Q A2
B
RI CX RX/CX

Rint Cext Rext /Cext

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La largeur de l'impu lsion peut être ajuster selon la formu le suivante : tL = 0.7 RCEXT. R peut prendre soit la
valeur interne soit la valeur externe.

2) MONOSTABLE REDECLE NCHABLES

C e monostable peut être déclenché pendant son état quasi stable, ainsi on peut augmenter la largeur de
l'impulsion de sortie.
CI : le circu it 74LS122

A1 1 &
A2 Q
B1
B2

Q
RAZ
RI C RX/CX
X

Rint Cext Rext /Cext

la largeur de l'impulsion peut être modifiée : tL = 0.32 RCEXT (1 + 0.7/R)


0.32 set une constante déterminée par ce type particulier de monostable. R est la résistance interne ou externe
(k ), C en pF et t L est en ns.

3) APPLICATION

Réalisation d'un séquenceur qui sert, par exemple, à allu mer une série d'ampoule une après l'autre. Pour cela on
réalise le circuit suivant :

A1 A1 A1
1 & 1 & 1 &
A2 A2 A2
B1 B1 B1
B2 B2 B2

RAZ RAZ RI RAZ


RI CX RX/CX CX RX/CX RI CX RX/CX

68 F 47k
Vcc
Q2
Q0 Q1

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III - COMPTEURS

Le co mpteur modulo N est système séquentiel possédant N états différents et passant d’un état au suivant lors de
l’application d’une impu lsion. Le système décrit donc un cycle et se retrouve dans son état initial après
application de N impu lsions. Les compteurs sont, en général, réalisés à partir de plusieurs (n) bascules
interconnectées entre elles tels que N =2n .

La séquence tronquée est la séquence dont le nombre d'état est inférieur au maximu m de 2 n .

Il existe deu x catégories de compteurs : synchrone et asynchrone.

1) COMPTE UR ASYNCHR ONE (C OMPTEUR A PROPAGATION)


Dans les compteurs asynchrones, seule la première bascule est synchronisée par un signal d'horloge externe.

a) Compteur bi naire asynchrone de 2 bits

Haut

J0 Q0 Q1
J1
Horloge C C
K0 Q0 Q1
K1

B0 B1
B0 change d'état (puisque J0 et K0 sont à l’état Haut) lors du front allant vers le positif de chaque impulsion du
signal d'horloge, alors que B1 change d'état lorsqu'elle est déclenchée par une transition allant vers le positif
provenant de la sortie Q0 de B0 .
Les bascules possèdent un retard de propagation. Une transition du signal d'entrée Horloge et une transition de la
sortie Q0 de B0 ne peuvent jamais se produire exactement au même mo ment.

Horloge :

Q0 : 0 1 0 1 0 1 0

Q0 :

Q1 : 0 0 1 tPHB d'horloge
1 à Q0 0 0 1
t PHB d'horloge à Q0 tPHB de Q0 à Q1

le chronogramme montre que le co mpteur de 2 b its produit 4 états différents, puisqu'il co mporte deu x bascules
(22 ). Si Q0 représente le bit de poids le plus faible (LSB) et si Q1 représente le bit de poids le p lus fort (MSB), la
séquence des états du compteur représente la séquence binaire ascendante(00, 10, 01, 11). Le co mpteur co mpte
le no mbre d'impulsion d'horloge jusqu'à 3 puis retourne à son état initial en reco mmençant le cycle à la
quatrième impu lsion .

b) Compteur bi naire asynchrone de 3 bits


Le fonctionnement est le même que le précédent.
Haut

J0 Q0 Q1 Q2
J1 J2
Horloge C C C
K0 Q0 K2
K1 Q1

B0 B1 B2

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L'inconvénient des compteurs asynchrones est l'accumulation des retard de propagation au fur et à mesure
qu'on rajoute des bascules. Ce retard cu mu latif limite la fréquence de synchronisation et crée des problèmes de
décodage, le retard cumulatif maximal d'un compteur doit toujours être inférieur à la période du signal
d'horloge.

c) Compteur à décade asynchrones (Compteur à cycle incomplet)


Un co mpteur à décade est un compteur ayant une séquence de dix état distincts (le modulo -10). C'est un
compteur DCB (il co mpte de 0 '0000' à 9 '1001'). Ce co mpteur est utile dans des applications d'afficheurs où le
DCB effectue des conversions permettant d'obtenir un affichage décimal.
Pour produire une séquence tronquée, il faut fo rcer le recyclage du compteur avant que ce dernier n'ait occupé
tous les états distincts possibles. Le co mpteur à décade doit être recyclé à 0000 après l'état 1001. Il faut quatre
bascules et pour provoquer le recyclage après le 1001, on décode le compte de 10 (1010) avec une porte NON -
ET et on connecte sa sortie au x entrées RAZ des bascules.

Hau
t
J0 Q0 Q1 Q2 Q3
J1 J2 J2
Horloge C C C C
K0 K1 K2 K2
RAZ RAZ RAZ RAZ
B0 B1 B2 B2

CI : le circu it 74LS93A contient une bascule et compteur asynchrone de 3 bits. Il co mporte une entrée de remise
à 0 (RO1 et RO2).

Horloge A CTR DIV 16 Horloge A CTR DIV 10

Horloge B Horloge B
RO1 RO1
RO2 RO2

Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3

le CI câblé pour le CI câblé pour


fonctionner comme un fonctionner comme un
compteur modulo-16 compteur modulo-10

2) COMPTE UR SYNCHR ONE

Dans un compteur synchrone toutes les bascules sont synchronisées simu ltanément avec le même signal
d'horloge.
a)Analyse d’un compteur synchrone
Soit le co mpteur synchrone ci-après, on peut utiliser trois méthodes pour l’analyser.

’1’
J0 Q0 J1 Q1 J2 Q2
Horloge C C C
K0 K1 K2 Q2
Q0 Q1
B0 B1 B2

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a.1) méthode des transitions


On écrit les équations logiques des entrées synchrones, d’après la figure ci -avant on a :
J0 = K0 = 1
J1 = Q0 et K1 = Q0 .Q2
J2 = Q0 .Q1 et K2 = Q0
en suite on dresse le tableau suivant :

A l’instant (n) à l’instant (n+1)


Q2 Q1 Q0 J2 K2 J1 K1 J0 K0 Q2 Q1 Q0
0 0 0 0 0 0 0 1 1 0 0 1
0 0 1 0 1 1 0 1 1 0 1 0
0 1 0 0 0 0 0 1 1 0 1 1
0 1 1 1 1 1 0 1 1 1 1 0
1 0 0 0 0 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1 1 0 1 0
1 1 0 0 0 0 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1 0 0 0

A partir du tableau on tire le cycle de co mptage est :

0
1
états parasites
4
7
5
2
6
3

H
Q2 0 0 0 0 1

Q1 0 0 1 1 1

Q0 0 1 0 1 0

a.2) méthode de la fonction de commutation


Nous avons vu précédemment que pour une bascule JK la fonction de co mmutation est donnée par :
XJK = J.Qn + K.Qn

Pour la bascule 2 : X JK2 J Qn 2 K Qn 2


Q0Q1Q2 Q0Q2
Q0(Q1 Q2)

Pour la bascule 1 : X JK1 J Qn1 K Qn1


Q0Q1 Q0Q1Q2 Q0(Q1 Q1Q2)

Pour la bascule 0 : XJK0 Q0 Q0 = 1

Quand X=0 il n’y a pas de commutation, quand X=1 il y a co mmutation. D’où le tableau suivant :

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Instant (n) Instant (n+1)


Q2 Q1 Q0 X JK2 X JK1 XJK0 Q2 Q1 Q0
0 0 0 0 0 1 0 0 1
0 0 1 0 1 1 0 1 0
0 1 0 0 0 1 0 1 1
0 1 1 1 0 1 1 1 0
1 0 0 0 0 1 1 0 1
1 0 1 1 1 1 0 1 0
1 1 0 0 0 1 1 1 1
1 1 1 1 1 1 0 0 0

a.3) méthode de la fonction de sortie


La fonction de sortie d’une bascule JK est : Qn 1 J.Q n K.Qn .
Pour la bascule 2 : Q2(n 1) Q0Q1Q2 Q0Q2
Pour la bascule 1 : Q1(n 1) Q0Q1 Q0Q1 Q2Q1
Pour la bascule 0 : Q0(n 1) Q0
D’où le tableau suivant :

Instant (n) Instant (n+1)


Q2 Q1 Q0 Q2 Q1 Q0
0 0 0 0 0 1
0 0 1 0 1 0
0 1 0 0 1 1
0 1 1 1 1 0
1 0 0 1 0 1
1 0 1 0 1 0
1 1 0 1 1 1
1 1 1 0 0 0

b) Exemples de compteurs synchrones


b.1) Compteur binaire synchrone de 2 bits

Haut

J0 Q0 Q1
J1
Horloge C C
K0 Q0
K1

B0 B1
Horloge :

Q0 :

Q1 :

b.2) Compteur bi naire synchrone de 3 bits


‘1’
J0 Q0 Q1 Q2
J1 J2
Horloge C
C C
K0 K1 K2 Q2

B0 B1 B2

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On peut expliquer facilement le fonctionnement de ce compteur en utilisant le même raisonnement que


précédemment.
Réaliser le chronogramme de ce co mpteur et donner les états binaires ?
Donner le schéma et exp liquer le fonctionnement d'un compteur synchrone de 4 bits ?

b.3) Compteur à décade synchrone de 4 bi ts

On a déjà défin i le co mpteur à décade (modulo-10). Il faut qu'il soit recyclé à l'état 0000 juste après l'état 1001 (il
n'y a pas d'état 1010 et plus).

Haut
Q0 Q1
J0 Q2 J3 Q3
J1 J2
Horloge C C C C
K0 K1 K2 K3 Q3

B0 B1 B2 B3

B0 change d'état lorsque elle reçoit le front positif des impulsions du signal d'horloge.
B1 change d'état au front positif des impulsions d'horloge et quand Q 0 Q3 =1.
B2 change d'état au front positif des impulsions d'horloge et quand Q0 Q1 =1.
B3 change d'état au front positif des impulsions d'horloge et quand Q 0 Q3 + Q0 Q1 Q2 =1.
Il ne faut pas oublier de tenir co mpte du retard de propagation.

Chronogramme du compteur à décade DCB synchrone :

Horloge : 1 2 3 4 5 6 7 8 9 10

Q0 : 0 1 0 1 0 1 0 1 0 1 0

Q1 : 0 0 1 1 0 0 1 1 0 0 0

Q2 : 0 0 0 0 1 1 1 1 0 0 0

Q3 : 1 1 0

Etat du compteur à décade DCB Impulsion d'horloge Q3 Q2 Q1 Q0


Etat initial 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 (recyclage) 0 0 0 0

CI : le 74HC163 est un compteur binaire synchrone de 4 bits et le 74HC160 est un compteur à décade DCB
synchrone. D0 D1 D2 D3 D0 D1 D2 D3

RAZ RAZ CTR DIV 10


CTR DIV 16
INIT INIT
VA L1 RCO VA L1 RCO
VA L2 VA L2
Horloge Horloge

Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3

74HC163 : co mpteur modulo-16 74HC160 : co mpteur modulo-10


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Ces compteurs peuvent être init ialisés à n'importe quel no mbre b inaire de 4 b its en appliquant les niveaux au x
entrées D0 D1 D2 D3 et en appliquant un niveau bat à l'entrée INIT, et ceci sera exécuté au prochaine impulsion du
signal d'horloge.
RAZ : init ialise, de façon synchrone, les quatre bascules au niveau 0.
VA L : permettent l 'amorçage de la séquence d'état binaire du co mpteur. Le co mpteur s'arrête quand l'une de ces
entrées est à l'état Bas.
RCO : sera à l'état Haut lorsque le compteur atteint le nomb re 15 (le no mbre 9 pour le modulo -10). cette sortie
sert en générale lors des connections entre plusieurs compteurs.

c) Synthèse de compteurs synchrones

c.1) méthode des transitions


On sait qu'un circuit séquentiel co mprend une section logique combinatoire et une section de mémo ire (bascule).
Les co mpteurs représentent des cas spéciaux de circu it séquentiel synchrone. Pour concevoir un compteur
synchrone, il est préférab le de suivre les étapes suivante :
Etape 1 : établir le diagramme des états.
Etape 2 : établir des états présents et des états suivants.
Etape 3 : établir le tableau des transitions des bascules.
Etape 4 : établir les diagrammes de Karnaugh pour les entrées des différentes bascules.
Etape 5 : déterminer les expressions logiques des entrées des bascules.
Etape 6 : à partir de ces expressions logiques on peut construire le circuit logique du compteur.

Exemple : réaliser un compteur binaire pur modulo 8 avec les bascules JK.
Les étapes 1, 2 et 3 nous permettent d’avoir le tableau suivant :

Pour une bascule JK on a : A l’instant (n) à l’instant (n+1)


Q2 Q1 Q0 Q2 Q1 Q0 J2 K2 J1 K1 J0 K0
Qn Qn+1 J K 0 0 0 0 0 1 0 x 0 x 1 x
0 0 1 0 1 0 0 x 1 x x 1
0 0 0 x D’où : 0 1 0 0 1 1 0 x x 0 x x
0 1 1 x 0 1 1 1 0 0 1 x x 1 x 1
1 0 0 1 0 1 x 0 0 x 1 x
1 0 x 1 1 0 1 1 1 0 x 0 1 x x 1
1 1 x 0 1 1 0 1 1 1 x 0 x 0 1 x
1 1 1 0 0 0 x 1 x 1 x 1

Etape 4 et 5 : Après avoir dresser les tableaux de Karnaugh des différentes JK, on trouve :
J0 = K0 = 1
J1 = K1 = Q0
J2 = K2 = Q0 Q1
Etape 6 : ‘1’
J0 Q0 Q1 Q2
J1 J2
Horloge C C C
K0 K1 K2 Q2

B0 B1 B2

c.2) méthode des fonctions de commutations


Etape 1 : établir des états présents et des états suivants.
Etape 2 : établir le tableau des transitions des fonctions de commutations
Avec l’exemp le précédent on a :
A l’instant (n) à l’instant (n+1)
Q2 Q1 Q0 Q2 Q1 Q0 X2 X1 X0
0 0 0 0 0 1 0 0 1
0 0 1 0 1 0 0 1 1
0 1 0 0 1 1 0 0 1
0 1 1 1 0 0 1 1 1
1 0 0 1 0 1 0 0 1
1 0 1 1 1 0 0 1 1
1 1 0 1 1 1 0 0 1
1 1 1 0 0 0 1 1 1
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Etape 3 : établir les diagrammes de Karnaugh pour les différentes fonctions de commutations

Après avoir dresser les tableaux de Karnaugh des différentes X, on trouve :


X2 = Q1 Q0
X1 = Q0
X0 = 1

Etape 4 : déterminer les expressions logiques des entrées des bascules. Connaissant les fonctions de
commutations des bascules et par identificat ion avec les fonctions déterminées avec les diagrammes de
Karnaugh on déterminera les expressions logiques des entrées des bascules.

et après identification avec XJK = J.Qn + K.Qn


on trouve : J0 = K0 = 1
J1 = K1 = Q0
J2 = K2 = Q0 Q1

Etape 5 : à part ir de ces expressions logiques on peut construire le circu it logique du co mpt eur.

c.1) méthode des fonctions de sorties


Etape 1 : établir des états présents et des états suivants.
Etape 2 : établir les diagrammes de Karnaugh pour les différents ‘états suivants’ en fonction des ‘états présents’.
Etape 3 : Connaissant, pour les bascules, les fonctions donnant les ‘états suivants’ en fonction des ‘états
présents’ et par identificat ion avec les fonctions déterminées avec les diagrammes de Karnaugh on
déterminera les expressions logiques entrées (J et K pour une bascule JK).
Etape 4 : à partir de ces expressions logiques on peut construire le circuit logique du compteur.

Exercice : utiliser la méthode des fonctions de sorties pour réaliser le co mpteur modulo 8.
Exercice : Créer un compteur de code Gray en utilisant les différentes méthodes

d) compteurs synchrones réversibles

Un co mpteur réversible peut exécuter une séquence d'état dans un sens ou dans le sens opposé.
La p lupart des compteurs réversibles peuvent être inversés à n'importe quel mo ment dans leur séquence.

Séquence de comptage/décomptage Impulsion d' horl oge Q2 Q1 Q0


d' un compteur binaire de 3 bi ts 0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1

d'après le tableau, on constate :

Q0 change d'état à chaque impulsion du signal d'horloge. J 0 =K0 =1.


Q1 , lors du co mptage : change d'état à chaque nouvelle impulsion suivant la condition que Q 0 =1. Lo rs
du décomptage : change d'état à chaque nouvelle impulsion suivant la condition que Q0 =0. Donc,
J 1 = K1 = (Q0 .COMPTAGE) + (Q0 .DECOMPTAGE)

Q2 , Lors du comptage : change d'état à chaque nouvelle impu lsion suivant la condition que Q 0 = Q1 =1.
Lors du décomptage : change d'état à chaque nouvelle impu lsion s uivant la condition que Q0 = Q1 =0.

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Donc : J 2 = K2 = (Q0 . Q1 .COMPTAGE) + (Q0 .Q1 .DECOMPTAGE)

Haut
Q0 Q1 Q2
Co mptage J0 J1 J2
C C C
Déco mptage K0 K1 K2

B0 B1 B2

Horloge

CI : le 74LS190 est un compteur synchrone réversible. La direction de la séquence est déterminée par le niveau
appliqué sur une entrée de Comptage/Décomptage. On aura plus d'information pendant le 'cours'.

Exercices :
DEVELOPPER UN COMPTEUR SYNCHR ONE REVERSIBLE DE 3 BITS POUR PR ODUIRE
UNE SE QUE NCE DE C ODE GRA Y. LE COMPTE UR DOIT EXEC UTER UN COMPTA GE
LORSQUE L'ENTREE DE C OMMANDE C OMPTAGE/ DECOMPTA GE VAUT 1 ET
DECOMPTA GE LORSQUE CELLE-CI VA UT 0.

5) COMPTE URS M ONTES E N CASCA DE

Les co mpteurs montés en cascade permettent d'obtenir un modulo plus élevé ou d'avoir des fréquences d'horloge
plus basses.
Exemple : 2 co mpteur à décade montés en cascade pour réaliser un co mpteur MODULO-100.
compteur 1 compteur 2
CTR DIV 10 fen /10 CTR DIV 10
CVA L CVA L
CF CF fen /100
CC Q0 Q1 Q2 Q3 C Q0 Q1 Q2 Q3

CVA L : l'entrée de validation de comptage.


CF : la sortie de co mpte final. CF est à l'état Bas tant que l'état final n'est pas atteint.

Le co mpteur 2 est bloqué par le n iveau Bas à son entrée CVA L jusqu'à ce que le compteur 1 atteigne son état
final et que sa sortie de compte final passe au niveau Haut. Ce niveau Haut met en marche le co mpteur 2.

Lorsque le co mpteur 1 atteint son compte final, l'impulsion suivante du signal d'horloge fait passer le compteur 2
de son état initial à son état suivant. Ensuite, lorsque le deu xième cycle du compteur 1 est comp lété, le co mpteur
2 est validé de nouveau, avance à son état suivant et la séquence se poursuit.

Le co mpteur 1 doit effectuer dix cycles complets avant que le compteur 2 puisse compléter son premier cycle.

Le co mpteur 2 ne co mplète son cycle qu'une fois le co mpteur 1 co mplète d ix cycles. Par conséquent, le compteur
2 co mplétera son cycle après 100 impulsions du signal d'horloge. Le modu lo total de ces deux co mpteurs montés
en cascade est donc 10x10=100.

On constate aussi que ce montage permet div iser la fréquence d'entrée par un facteur de 100. Les compteurs
montés en cascade sont souvent utilisés comme des diviseurs de fréquence.

Exercice : réaliser une série de compteurs à décade montés en cascade pour obtenir des fréquences de 100 kHz,

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10 kHz et 1 kHz à partir d'une fréquence de signal d'horloge de 1 MHz.

6) DEC ODA GE D'UN COMPTEUR


Le décodage d'un compteur est utile dans plusieurs applications, pour cela il faut utiliser des décodeurs ou des
portes logiques pour déterminer à quel mo ment le co mpteur occupe un certain état binaire dans sa séquence.

exemple : on veut décoder l'état binaire 6 (110) d'une séquence binaire de 3 bits.

Haut
Q0 Q1
J0 J1 Q2
J2
Horloge C C C
K0 Q0 K1 K2
1
B0 B1 1 1 B2
LSB MSB

Décodage du 6 Q2 Q1 Q0
IV - REGIS TRES

Les registres servent principalement au stockage des données et au déplacement des données. Ils renferment un
arrangement de bascules. Contrairement au x co mpteurs les registres ne comporte de séquence d'état spécifique,
sauf dans certains cas. Le registre est considéré comme un élément important de mémoire.

1) REGISTRE A DECALAGE

Les deu x fonctions principales d'un registre est le stockage et le décalag e des données.

a) Stockage des données


On peut expliquer le stockage en utilisant l'exemple d 'une bascule D. Quand on applique un 1 à l'entrée des
données, l'application simu ltanée d'une impulsion d'horloge permet de stocker le 1 en effectuant la mise à l'état 1
de la bascule. Lorsque on retire le 1 de l'entrée, la bascule demeure toujours à l'état 1 : 1 est stocké (mémorisé).
Pour stocker un 0, on utilise le même procédé.

b) Décal age des données


Le décalage s'explique par un déplacement des données d 'un étage à l'autre du registre, de même qu'à l'intérieur
ou hors du registre en appliquant des impulsions de signal d'horloge. Les différents types de mouvement de
décalage dans les registres :
Entrée série, décalage à dro ite et sortie série.
Entrée série, décalage à gauche et sortie série.
Entrée parallèle et sortie série
Entrée série et sortie parallèle
Entrée parallèle et sortie parallèle
Rotation vers la droite
Rotation vers la gauche

2) REGISTRES A DECALAGE DE TYPE E NTREE SERIE/SORTIE SERIE

Exemple : un registre à décalage constitué de 4 bascules D. Muni de 4 étage, ce registre peut stocker jusqu'à 4
bits de données. B0 B1 B2 B3
Q0 Q1 Q2 Q3
D D D D
Entrée
de données sortie
série série
Q3

Horloge
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On peut expliquer le fonctionnement par le chronogramme ci après. Supposant qu'on veut stocker le no mbre
1010 et que le registre est init ialement à l'état 0 (0000):

Horloge : 1 2 3 4

Entrée :
des données 1 0 1 0

Q0 : 0
1
Q1 :
Bits de données stockées
Q2 : 0 après 4 impu lsions de
signal d'horloge
Q3 : 1

Les bits se déplace dans le registre au fur et à mesure qu'on place sur l'entrée de données et qu'on applique une
impulsion d'horloge. Qu'on place le dernier bit 0, ce 0 est entré dans la bascule B0, le 1 stocké dans B0 se
déplace vers B1, le 0 stocké dans B1 se déplace vers B2 et le 1 stocké dans B2 se déplace vers B3. Ces bits
peuvent demeurer stockés aussi longtemps que les bascules soient sous alimentation.
Pour retirer les 4 données du registre on applique à l'entrée 4 bits 0 pour l'init ialiser (ou d'autres bits si on veut
les stocker à la p lace des autres).

3) REGISTRES A DECALAGE DE TYPE E NTREE SERIE/SORTIE S PARALLELES

Exemple : un registre à décalage constitué de 4 bascules D. Muni de 4 étage, ce registre peut stocker jusqu'à 4
bits de données. Tous ces bits peuvent être retirés simultanément, plutôt que l'un après l'autre.

Entrée B0 B1 B2 B3
Q0 Q1 Q2 Q3
de D D D D
données sortie
série C C SRG
série
Q3 C

Horloge Q0 Q1 Q2 Q3

Q0 Q1 Q2 Q3

CI : le circu it 74HC164 contient un registre à entrées série /sortie parallèle de 8bits.


Les deu x entrées A et B traversent une porte (NON-ET). Il est constitué de 8 bascules R-S. La sortie de la porte
est appliquée à R et son complément à S. Ces bascules sont déclenchées par le front néga tif des impulsions
d'horloge. Toutes les bascules sont reliées à une entrée RAZ (remise à 0).
A SRG 8
B
RAZ
C

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

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4) REGISTRES A DECALAGE DE TYPE E NTREES PARALLE LES /SORTIE SERIE

Dans ce genre de registre, les bits sont simultanément plavcés dans leurs étages respectifs à partir des lignes
parallèles. Une fois stockés il peuvent être retirés en série l'un après l'autre sur une seule ligne.
Entrées de données
D0 D1 D2 D3

Décalage/INIT Sortie série


horloge C SRG 4 des données

D0 D1 D2 D3
Décalage/INIT

D D D Q3 sortie
D
Q0 Q1 Q2 série
C C

Horloge

exemple : D3 D2 D1 D0 = 0101

Horloge : 1 2 3 4 5 6

DECAL/ INIT :

Sortie de données : 0 1 0 1

à l'impulsion 1 du signal d'horloge, les données parallèles 0101) sont chargés dans le registre et la sortie Q 3 est
égal à 0. A l'impulsion 2, le 1 de Q2 est décalé vers Q3 ; à l'impulsion 3 le 0 est décalé vers Q3 ,à l'impu lsion 4 le
dernier bit 1 est décalé vers Q3 . A l'impulsion 5 tous les bits ont été décalé vers la sortie et il ne reste que des 1
dans le registre si D demeure à 1.

5) REGISTRES A DECALAGE DE TYPE E NTREES PARALLE LES /SORTIES PARALLELES


Aussitôt que tous les bits de données sont entrés simultanément, ils apparaissent aux sorties parallèles.
D0 D1 D2 D3
B0 B1 B2 B3
Q0 Q1 Q2 Q3
D D D D

C C

Horloge

59 Q3
Q0 Q1 Q2
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CI : le 74HC195 co mporte une entrée parallèle et également une entrée série.


Entrées de données
D0 D1 D2 D3
entrée
série J
K
Décalage/INIT
SRG 4
RAZ
horloge C

Q0 Q1 Q2 Q3
Lorsque décalage/INIT est au niveau Bas les données des entrées parallèles sont chargés de façon synchrone par
une transition positif du signal d'horloge. Lorsque décalage/INIT est au niveau Haut, les données stockés sont
décalées vers la droite (de Q0 à Q3 ) de façon synchrone.

Exemple de chronogramme :
Horloge :
RAZ

K
Déc/INIT

D0

D1

D2

D3

Q0

Q1

Q2

Q3
Remise à 0 décalage série décalage parallèle
chargement
6) REGISTRES A DECALAGE BIDERICTIONNEL
Ce registre peut décaler les données vers la gauche ou vers la droite à n'importe quel mo ment selon le niveau
appliqué à la ligne de commande.

7) COMPTE URS ARE GISTRE S A DECALAGE


Ce co mpteur est un registre dont la sortie série est réacheminée à so n entrée série pour produire des séquence
d'états spécifiques.
a) Compteur J ohnson
Dans ce compteur le co mplément de la sortie de la dernière bascule est connecté à l'entrée de la première bascule
(bascule D). Par exemp le, le co mpteur de 4 bits :

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impulsion de signal d' horl oge Q0 Q1 Q2 Q3


0 0 0 0 0
1 1 0 0 0
2 1 1 0 0
3 1 1 1 0
4 1 1 1 1
5 0 1 1 1
6 0 0 1 1
7 0 0 0 1

b) Compteur en anneau
les bascules sont connectés de la même façon que le compteur de Johnson sauf que dans celui-ci c'est la sortie de
la dernière bascule qui est connectée à la première bascule.

impulsion Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9
de signal d'horloge
0 1 0 0 0 0 0 0 0 0 0
1 0 1 0 0 0 0 0 0 0 0
2 0 0 1 0 0 0 0 0 0 0
3 0 0 0 1 0 0 0 0 0 0
4 0 0 0 0 1 0 0 0 0 0
5 0 0 0 0 0 1 0 0 0 0
6 0 0 0 0 0 0 1 0 0 0
7 0 0 0 0 0 0 0 1 0 0
8 0 0 0 0 0 0 0 0 1 0
9 0 0 0 0 0 0 0 0 0 1

8) APPLICATIONS
Les registres à décalage peuvent être utilisés dans plusieurs applications.
Créat ion de retard numérique.
Conversion de données Série/Parallèle. Les systèmes à microprocesseur sont munis d'entrées de
données parallèles et nécessitent une conversion série parallèle (pour réduire le no mbre de lignes).
Codeur de clavier. etc.....
Créat ion de retard numérique : Le p rincipe est simple. Utilisons un SRG 8
entrée
des A
sortie Q7
données B
des
SRG 8
données
horloge C Q7
1 MHz
1 s
Horloge :

Entrée :
des données

Sortie :
des données tr=8 s

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TRAVAUX DIRIGES :

EXERCICE 1 :Co mp léter les chronogrammes suivants pour une mémo ire D et une bascule D déclenchée par
les fronts montants de l’horloge H :

H:

Q (mémoire)

Q (déclenché
Par )
EXERCICE 2 : Co mp léter les chronogrammes suivants pour les bascule suivantes : JK maître esclave, JK à
fronts montants, JK à fronts des cendants :

H:

J:

K:

JK M/ E :

JK :

JK :

EXERCICE 3 :Une bascule de commutation n’a qu’une entrée S Q


et sa sortie change d’état à chaque fois qu’une impulsion arrive
sur son entrée. Il est possible de câbler une bascule RS synchron e H
pour qu’elle fonctionne en mode de commutation (figure ci-contre).
Le signal d‘horloge à une fréquence de 1kHz. Montre qui ce montage R Q
comme bascule de commutation. Pu is tracer la forme d’onde de la
sortie Q. (in itialement Q=0).

EXERCICE 4 : Dans le c ircu it suivant, les entrées A, B et C sont initialement à 0. La sortie Y ne passe à 1 que
lorsque A, B et C passent à 1 en respectant une certaine séquence.
a) Etablissez la séquence qui fait passer Y à 1.
b) Exp liquer le rô le de l’impulsion Début.

A J X J Y

B Clk Clk
C K K
RAZ RAZ
EXERCICE 5 : début
a) Exp liquer le fonctionnement du circuit suivant :

1 J X2 1 J X1 1 J X0

Clk Clk H Clk


1 K 1 K 1 K

b) Modifier le circuit ci dessus en connectant X0 sur Clk de la bascule X1 et X1 sur Clk de la bascule X2 .
placer des 1 dans les trois bascules puis tracer les formes d’ondes de sortie X0, X1 et X2 pour 16

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Cours d’électronique numérique Hassan SAHSAH, Faculté des Sciences Agadir

impulsions de l’horloge. Dresser ensuite le tableau de la suite des nombres. Co mment on appelle ce
genre de compteur.
EXERCICE 6 :
a) indiquer co mbien il faut de bascules pour construire un compteur b inaire dont l’intervalle de co mptage
va de 0 à 1023.
b) Calculer la fréquence du signal de sortie de la dernière bascule de ce compteur si la fréquence du signal
d’entrée est 2 MHz.
c) Dites quel est le Modulo de ce co mpteur.

EXERCICE 7 :
Un co mpteur est synchronisé par un signal d’horloge de 256 kHz. La fréquence de sortie de la dern ière bascule
est 2 kHz.
a) trouvez le modulo.
b) Indiquez l’intervalle de co mptage.
EXERCICE 8 : a) Effectuer l’analyse du circuit de la figure1.
b) Effectuer l’analyse du circuit de la figure2 pour chacune des valeurs de X et Y

EXERCICE 9 :Réaliser, en utilisant des bascules D, le circuit donnant les signaux suivants.

EXERCICE 10 :Dessinez un circuit pour décoder des états binaires 2 et 7 d’un co mpteur synchrone de 3 bits.
Dessinez le d iagramme co mplet du co mpteur et les formes d’onde de sortie des portes de décodage.

EXERCICE 11 : ut ilisez des bascules JK pour créer un co mpteur qui produit la séquence binaire suivante :
1,2,5,7,1,…….

EXERCICE 12 :
1- pourquoi les registres à décalage sont-ils considérés comme des éléments de mémo ire de
base ?
2- quelle est la capacité de stockage d’un registre pouvant retenir deu x octets de données.

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