Contenido

1. INTRODUCCIÓN ................................................................................................................................ 2
2. OBJETIVO .......................................................................................................................................... 3
2.1. OBJETIVO GENERAL.................................................................................................................. 3
2.2. OBJETIVO ESPECÍFICO .............................................................................................................. 3
2.3. MARCO TEÓRICO ..................................................................................................................... 3
2.4. MUESTREO DE UNA SEÑAL DE AUDIO ..................................................................................... 5
3. MARCO PRÁCTICO ............................................................................................................................ 9
3.1. EL BLOQUE DE MAPAS LOGÍSTICOS ......................................................................................... 9
3.2. EL BLOQUE DE ACOPLAMIENTO ............................................................................................ 12
3.3. MAPA ELECTRÓNICO .............................................................................................................. 13
4. SIMULACIÓN................................................................................................................................... 14
5. RESULTADOS .................................................................................................................................. 15
6. CONCLUSIONES .............................................................................................................................. 19
7. BIBLIOGRAFÍA ................................................................................................................................. 19

PROCESO DIGITAL DE SEÑALES 1

 SAMPLE & HOLD

(MUESTREO Y RETENCION)

RESUMEN

En este trabajo, se muestra el diseño e implementación de "Sample and Hold", de bajo

costo, implementación electrónica fácil de manejar. En particular, la permite modificaciones
de circuito sencillas para comportarse como diferentes sistemas unidimensionales de tiempo
discreto. También, se tiene un diseño de bloque de acoplamiento para abordar el
comportamiento de dos mapas acoplados, se puede generalizar para manejar el
acoplamiento entre muchos sistemas dinámicos, como en un sistema complejo.

ABSTRACT

In this work, we show the design and implementation of "Sample and Hold", low cost, easy to
handle electronic implementation. In particular, it allows simple circuit modifications to
behave like different discrete time one-dimensional systems. Also, there is a coupling block
design to address the behavior of two coupled maps, it can be generalized to handle the
coupling between many dynamic systems, such as in a complex system.

PALABRAS CLAVES

1. INTRODUCCIÓN
Sample and Hold es un circuito que se utiliza para tomar una señal analógica cambiante y,
literalmente, mantenerla de modo que el siguiente circuito o sistema, como un ADC
(convertidor analógico a digital) tenga el tiempo necesario para procesarla.

En su forma más simple, un circuito de muestreo y retención es un condensador y un

interruptor. El condensador se usa para almacenar el voltaje analógico por un corto tiempo y
se usa un interruptor electrónico para conectar y desconectar alternativamente la entrada
analógica al condensador. Cuando el interruptor se cierra, el capacitor se carga o descarga
hasta el voltaje de entrada. Esta es la función de muestreo.

Una vez que se abre el interruptor, el voltaje a través del condensador permanece constante
ya que no hay corriente puede fluir debido a la resistencia infinita creada por el interruptor
abierto (mantener). Sin embargo, el voltaje a través de la salida todavía es medible. En el
mundo real, la resistencia nunca puede ser infinita, por lo tanto, el voltaje almacenado en el
condensador decaerá lentamente.

La calidad de un circuito de muestreo y retención se mide por la tasa de caída de voltaje. La

velocidad a la que el interruptor se abre y se cierra es la velocidad de muestreo del sistema.

Las secciones Sample y Hold se encuentran en algunos de los sintetizadores más antiguos
fabricados por Moog y ARP. Tomar una entrada aleatoria de un generador de ruido y

PROCESO DIGITAL DE SEÑALES 2

 convertirlo en una variedad de efectos musicalmente útiles fue el uso más común de la
sección S&H.

2. OBJETIVO
2.1. OBJETIVO GENERAL
Implementar el circuito de sample and hold propuesto.

2.2. OBJETIVO ESPECÍFICO

Analizar el funcionamiento del circuito de sample and hold.

Obtener en el osciloscopio la señal muestreada a la salida del circuito de sample and hold.

2.3. MARCO TEÓRICO

La mayoría de los circuitos de muestreo y retención utilizan un condensador para mantener
la tensión de muestra. El interruptor controlado electrónicamente es el medio para cargar
rápidamente el condensador hasta la tensión de muestra y luego suprimir la entrada de
manera que el condensador pueda retener la tensión deseada. Tal circuito está
representado en la siguiente figura en la que VA es la fuente analógica y Rg su impedancia
interna. El interruptor está cerrado mientras la forma de onda lógica de control vc está en
nivel alto y, en el supuesto de que la constante de tiempo R g C sea muy pequeña, la tensión
de salida seguirá muy estrechamente a la tensión de entrada y será igual a ella en el
instante en que el circuito lógico de control esté a nivel bajo, abriendo el interruptor. Durante
el intervalo de retención, mientras la señal de control está en nivel bajo, el interruptor está
abierto y el condensador C mantendrá el último valor de la entrada. Idealmente la salida se
mantendrá constante en ese valor durante todo el intervalo de retención.

En la práctica, los interruptores electrónicos y los condensadores no son perfectos y

presentan discrepancias respecto a los valores o estados ideales. Entre las especificaciones
más importantes están las de tiempo de apertura y tiempo de adquisición. Se puede explicar

PROCESO DIGITAL DE SEÑALES 3

 lo que es el tiempo de apertura, en la cual vemos que dicho tiempo es el máximo retardo
entre el instante en que la lógica de control ordena al interruptor que se abra y el instante en
que realmente ocurre la apertura. El tiempo de apertura de un sistema determina
esencialmente el tipo de interruptor que se debe utilizar. Si este tiempo es del orden de
milisegundos, S puede ser un relé. Con interruptores FET los tiempos de apertura son
normalmente de 50 a 100 ns, mientras que con interruptores con diodo muy rápidos el
tiempo de apertura es mucho menor de 1 ns. A consecuencia del tiempo de apertura hay
una incertidumbre en el ritmo o cadencia de muestreo que puede degradar las prestaciones
del sistema. Se suele seleccionar un interruptor cuyo tiempo de apertura sea mucho menor
que la inversa del ritmo de muestreo.

Como el circuito de salida es capacitivo, tarda un cierto tiempo antes de que la tensión del
condensador (salida) sea idéntica a la entrada. El tiempo de adquisición es el intervalo más
corto transcurrido desde que se da la orden de muestra hasta que se puede dar la orden de
retención y se obtenga como resultado una tensión de salida que sea aproximadamente la
tensión de entrada con la exactitud necesaria. El caso más desfavorable ocurre cuando la
entrada es una función escalón cuya amplitud es igual a la máxima excursión de tensión
cresta a cresta del circuito.. Considerando el efecto de la impedancia de fuente R g, vo será
una función exponencial con constante de tiempo R gC, y para que vo no difiera más de 0,01
por 100 de la entrada en el instante requerido el tiempo necesario es, aproximadamente, 9
RgC. Además, la fuente de señal debe ser capaz de suministrar la corriente de carga
requerida por el condensador C. Usualmente, entre la entrada analógica y el interruptor se
intercala un operacional seguidor de tensión para conseguir que Rg sea muy pequeña.

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 El fabricante suele especificar el tiempo de establecimiento. Este es el tiempo que transcurre
desde la apertura del interruptor (retención) hasta que la salida ha alcanzado su valor final,
dentro de un porcentaje especificado (generalmente, el 0,01 por 100 del valor a fondo de
escala). Si el circuito de muestreo y retención está seguido de un convertidor A(D, la
conversión no comienza hasta que la señal sea estable o de lo contrario la tensión
convertida puede ser errónea.

También se especifica algunas veces la velocidad de caída de la salida. Esta representa la

variación de tensión entre las placas del condensador durante el tiempo de retención y es
inversamente proporcional a la capacidad ya que dvo / dt = I/C, donde I es la corriente de
fugas del condensador. La corriente de fugas puede ser consecuencia de la de polarización
del operacional, la de fugas en el interruptor o las fugas internas en el condensador.

2.4. MUESTREO DE UNA SEÑAL DE AUDIO

Por definición, el muestreo es el registro parcial de un conjunto de datos. Aplicado al
muestreo de una señal de audio, que varía con el tiempo, el muestreo consiste en la
medición intermitente, discontinua, de la señal. Para simplificar, el tiempo transcurrido entre
una observación y otra se hace constante. A esta secuencia de muestras nosotros la
conoceremos como señal modulada por amplitud de pulso, o sencillamente señal PAM (del
inglés "Pulse Amplitud Modulation ").

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PROCESO DIGITAL DE SEÑALES 6
 El proceso de muestreo se describe con más detalle en la siguiente figura. Cuando la señal
de muestreo cierra al interruptor SW1 en t0, con SW2 abierto, el voltaje que en ese momento
tenga la señal de audio carga al capacitor C. Luego, en t 1, el interruptor SW1 se abre, y
durante un tiempo el capacitor C se mantiene cargado, reteniendo el voltaje de la muestra.
Posteriormente, en t2, el interruptor SW2 se cierra, descargando al capacitor C. El interruptor
SW1 se mantendrá abierto y el interruptor SW2 se mantendrá cerrado hasta el momento que
se inicie el próximo ciclo de muestreo, en t3. Debido al comportamiento descrito, a los
circuitos que se comportan como éste se les llama circuitos de muestreo y retención,
abreviadamente S/H (del inglés, "Sample and Hold").

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 Para generar una señal PAM, se requiere que el tiempo entre una muestra y otra sea
constante, a este tiempo se le llama período de muestreo, Ts (del inglés, "Sampling Time").
Al valor inverso de este tiempo se le llama, consecuentemente, frecuencia de muestreo, fs
(del inglés, "Sampling frequency"):

fs = 1 / Ts
Observando a la señal PAM se hace evidente que la señal de audio original está contenida
en la envolvente de los pulsos de voltaje. La señal PAM es cualitativamente semejante a la
que se obtiene en un circuito recortador de señal AM. Una señal AM recortada, también es
una secuencia de pulsos. En una señal AM recortada la envolvente contiene la información
de la señal original. Esta envolvente puede ser recuperada haciendo pasar a la señal AM
recortada por una red RC configurada como filtro paso bajo.

PROCESO DIGITAL DE SEÑALES 8

 3. MARCO PRÁCTICO
El diseño de mapa logístico se divide en dos partes principales. Un bloque de mapa logístico
(LMB), que realiza una función logística y un bloque de muestreo y retención (SHB), que
muestrea el voltaje del análogo continuamente variable - señal del LMB y mantiene su valor
en un nivel constante durante un período de tiempo específico.

Por lo tanto, la salida es una serie temporal analógica que varía sus valores paso a paso,
modelando la evolución discreta de un mapa. Esta implementación electrónica proporciona
una gran flexibilidad, ya que permite diseñar otros mapas modificando el LMB o implementar
odelos con retraso de tiempo modificando el SHB. Además, este diseño se elige por
escalabilidad, lo que significa que su implementación permite la introducción directa del
acoplamiento entre varias unidades individuales y con conexiones arbitrarias entre ellas.

En otras palabras, nuestra implementación en bloques permite establecer diferentes redes

de mapas acoplados sin la limitación comúnmente encontrada de una complejidad creciente
en la configuración electrónica. En particular, el acoplamiento entre dos mapas logísticos
está diseñado en una forma de bloque similar, que llamamos el bloque de acoplamiento
(CB). Por lo tanto, conservamos la escalabilidad del sistema que permite una posible
extensión del diseño para contemplar una dinámica de mapas N acoplados.

3.1. EL BLOQUE DE MAPAS LOGÍSTICOS

El LMB está diseñado para reproducir la función logística. La implementación actual utiliza
un multiplicador analógico AD633, cuyo rango de entrada es de 10 V y un rango de salida de
11 V.

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 La tensión de salida, Vout, se obtiene utilizando la información proporcionada por el
fabricante:

Siendo la tensión en los terminales y Vs a 10 V siendo la tensión de saturación de la tensión

de saturación de la AD633. Para este circuito, asumiendo el comportamiento ideal
de los componentes y aplicando las leyes de Kirchhoff, encontramos en la siguiente
ecuación que:

donde R y Rvar se pueden ajustar entre 0 y 3.

Los diferentes valores de Rvar se obtienen utilizando un motor paso a paso unido a un
potenciómetro de varias vueltas y controlado por una Adquisición Nacional de Datos de
Instrumentos (NIDAQ). Los voltajes de los circuitos electrónicos se identifican con las
variables de estado y el parámetro de control.

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 El análisis del LMB tiene en cuenta únicamente la variación de r en el intervalo. También se
tiene en cuenta que, cuando r≈4, el ruido electrónico puede llevar la tensión a valores más
alto que Vs, por lo tanto, se debe saturar el multiplicador analógico. En el análisis para
caracterizar el sistema establecemos r < 4 de tal manera que siempre evitamos este
problema.

3.2 EL BLOQUE DE MUESTRA Y RETENCIÓN

El SHB está basado en dos circuitos LF398 (los dos buffers más a la izquierda) y un
opampcircuit (el buffer mása la derecha). Muestra el voltaje del terminal de entrada en un
instante de tiempo, mantiene suvalor en el condensador de retención, y luego libera su valor
desde el terminal de salida un período de reloj más tarde. Cada dos períodos de la hora, se
intercambian los roles de ambos LF398.

Esta conmutación da como resultado una evolución discontinua del circuito completo (LMB
más SHB), donde en cada instante de tiempo se obtiene un valor de xn. La frecuencia
óptima del reloj, que establece el timelapse entre los valores consecutivos de la tensión de
salida, debe elegirse teniendo en cuenta varias restricciones experimentales.

Por un lado, hay un límite dado por el tiempo que tarda el SHB en cargar los capacitores.

Por otro lado, la existencia de capacitancia parasitaria, corrientes de sesgo en los

amplificadores operacionales u otros componentes, y corrientes de fuga en los capacitores,
también establece límites a la frecuencia del reloj.

Además, el tiempo de respuesta para que el resto del circuito se estabilice después de
cualquier cambio, es decir, el tiempo necesario para el LMB y el acoplamiento para
estabilizar la salida, constituye un límite superior para la frecuencia del reloj.

Sin embargo, desde un punto de vista práctico, el clock’s frequency debe ser lo más alto
posible para reducir el tiempo necesario para realizar los experimentos y obtenerseries de
tiempo largas. Por lo tanto, hemos elegido la frecuencia del reloj para estar en el rango entre
10 kHz a 20 kHz.

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 3.2. EL BLOQUE DE ACOPLAMIENTO
Para poder acoplar dos mapas logísticos, necesitamos un circuito de acoplamiento para
cada mapa. Además, para conservar la posibilidad de ampliar nuestro diseño para
implementar redes de mapas, diseñamos un bloque de acoplamiento (CB).

Por lo tanto, el LMB está conectado al SHB para definir la evolución de tiempo discreto del
sistema y también está conectado al CB para implementar la evolución acoplada.

Específicamente, después de tener en cuenta el AD633, obtenemos V como:

donde Vc es la tensión de control para nuestro CB, a saber, la fuerza de acoplamiento entre
los mapas. En particular, cuando Vc cambia entre 0 y Vs (la saturación), cambia entre 0 y 1.
Por lo tanto:

Con el fin de tener una alta precisión y control sobre los cambios en Vc utilizamos la salida
analógica del NIDAQ, que permite establecer Vc con una precisión de 20 mV (según la hoja
de datos). Esta precisión es incluso inferior al nivel de ruido de 30 mV que observamos
experimentalmente en nuestros datos de series temporales. Además, probamos el excelente
rendimiento del CB comparando críticamente las seriestemporales experimentales con la
ecuación de series temporales generada numéricamente.

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 3.3. MAPA ELECTRÓNICO
La evolución temporal discreta del sistema experimental se obtiene después de procesar la
evolución continua paso a paso de la salida LMB más SHB.

La conversión de la señal de salida del circuito combinado a la variable de estado de tiempo

discreto del mapa logístico, a saber, xn, consiste en tomar el valor medio paracada meseta.
Específicamente, xn se encuentra por el valor de retención del muestreo de la tensión LMB
cada cuatro períodos de reloj.

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 4. SIMULACIÓN

En la simulación se emplearon bloques para reducir el espacio de circuitos y evitar

confusiones con los mismo, en la figura 1 se puede observar el circuito general.

COUPLING BLOCK SHB

VCO LOGISTIC BLOCK
V2

VC VOUT ENT SAL IN VOUT00

V1

CCT002
CCT003 CCT001

COUPLING BLOCK 1 SHB 1 LOGISTIC BLOCK 1

V21
ENT1
VC1 VOUT1 SAL1 IN1 VOUT01

V11

CCT004 CCT005 CCT006

Figura 1. Circuito General

En la figura 2 se muestra el contenido del coupling block.

V11
15V

U4 VOUT
1 8
V2 X1 VS+
2 7
X2 W
3 6
Y1 Z
4 5
VC Y2 VS-
AD633

V1 V12
-15V

Figura 2. Coupling Block.

En la figura 3 se muestra el contenido del SHB

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 V1
12V

ENT

U1
1 2 6

U2
3 5 1 2 6
R4
3 5 70k
4 8 7
LF398N
R1

7
1k
4 8 7
R3 U3
3
LF398N
C3 10k 6
1nF 2
U1(LOGIC) C4
C1 1nF SAL

4
1
5
0.01uF R2 741
1k

C2
0.01uF

V2
-12V

Figura 3. SHB

En la Figura 4 se muestra el contenido del logistic block.

U5 V13
VOUT00 15V
V3 1
X1 VS+
8
10V 2
X2 W
7 R5
3 6 10k
Y1 Z
4 5
Y2 VS-
AD633

RV1
46%

IN
V14
1k -15V

Figura 4. Logistic Block

5. RESULTADOS

PROCESO DIGITAL DE SEÑALES 15

 El circuito armado final se puede observar en la Figura 5.

Se obtuvo los siguientes resultados:

Figura 6.

PROCESO DIGITAL DE SEÑALES 16

 Figura 7.

Figuta 8.

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 Figura 9.

Figura 10.

PROCESO DIGITAL DE SEÑALES 18

 6. CONCLUSIONES

Se implemento de forma satisfactoria el circuito de sample and hold, obteniendo los

resultados previamente vistos en las figuras, este circuito permite adentrarse con un
concepto bastante conocido el cual es la teoria del caos, tambien este circuito puede ser
analizado por un analizador de espectros obteniendo un mejor resultado visual.

7. BIBLIOGRAFÍA

[1] Sweetwater, «Sweetwater,» 12 junio 2006. [En línea]. Available:

https://www.sweetwater.com/insync/sample-hold/. [Último acceso: 27 agosto 2019].

[2] [En línea]. Available:

http://www.elo.jmc.utfsm.cl/sriquelme/apuntes/sample%20and%20hold/samplehold.pdf. [Último acceso:
27 agosto 2019].

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