Universidad Tecnológica del Perú

Circuitos Lógicos Secuenciales

Laboratorio Dirigido N°2

Contadores Binarios

Agosto 2018
 Escuela de Electrónica

Contadores Binarios

Objetivo:
“Implementación de contadores binarios asíncronos y síncronos”
En este laboratorio se va a implementar y observar el funcionamiento de los contadores
asíncronos y síncronos basados en flip-flops y también el uso de circuitos integrados
contadores comerciales.

I. Pre-laboratorio

a. ¿Qué es un contador síncrono y asíncrono?

b. ¿Cómo funciona el circuito integrado 74LS931
c. ¿Cómo funciona el circuito integrado 74LS1932
d. Simulación de un circuito contador asíncrono y sincrono construido en base
a flip flops tipo J-K.
Implementación de un contador asíncrono de 3 bits en base a Flip-Flops tipo J-K.
La Figura 1, muestra un circuito contador asíncrono de 3 bits, implementado con Flip Flops
tipo J-K genéricos del Quartus.

Figura 1 Contador de 3 bits asíncrono, construido a base de Flip Flops3

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Hoja de datos 74LS93: http://pdf.datasheetcatalog.com/datasheets/480/332324_DS.pdf
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Hoja de datos 74LS193: http://www.ti.com/lit/ds/symlink/sn74ls193.pdf

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En las librerías del Quartus, no hay un símbolo genérico de FF tipo JK con las salidas Q y Qn habilitadas, solo
hay FFs con una salida Q, es por eso que se requiere un negador, para producir el Qn.

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 Construir el circuito de la Figura 1 utilizando el quartus, y realizar la simulación

funcional del diseño del circuito, utilizando las señales de estímulo de la Figura 2.

Figura 2 Señales de estímulo para el circuito.

 Obtenga la forma de onda de las señales Q2, Q1 y Q0 y realizar una captura de

pantalla de los resultados.

Implementación de un contador síncrono de 3 bits en base a Flip-Flops tipo J-K.

La Figura 3, muestra un circuito contador síncrono de 3 bits, implementado con flip-flop
tipo J-K.

Figura 3 Contador Síncrono de 3 bits.

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 Construir el circuito de la Figura 3, y realizar la simulación funcional del diseño del

circuito, utilizando las señales de estímulo de la Figura 4.

Figura 4 Señales de estímulo para el circuito.

 Obtenga la forma de onda de las señales Q2, Q1 y Q0 y realizar una captura de

pantalla de los resultados.

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II. Desarrollo del laboratorio dirigido.

a) Experiencia 1. Implementación de un divisor de frecuencia utilizando compuertas
lógicas y flip flops.
Armar el circuito de la figura 5 y con la ayuda de un osciloscopio, determinar las formas de
onda de salida en los puntos A y B con respecto a CLK.

Figura 5 Divisor de frecuencia con flip flops

Tabla 1 Diagrama de tiempos

CLK

Ajustar el potenciómetro R2, para generar frecuencias de 1Hz, 3Hz, 8Hz, 10Hz y luego
determinar la frecuencia de salida en los puntos A y B para los siguientes casos:

CLK A B
1Hz
3Hz
8Hz
10Hz

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b) Experiencia 2. Implementación de un contador binario usando flip flops.

Armar el circuito de la figura 6 y con la ayuda de un osciloscopio, ajustar el potenciómetro
R2 a una frecuencia de 10Hz y determinar la secuencia binaria en los puntos A y B con
respecto a la señal CLK.

Figura 6 Contador binario de 2 bits

Tabla 2 Diagrama de tiempos

CLK

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c) Experiencia 3. Implementación de un contador binario usando el lenguaje VHDL.

Diseñar y simular un contador binario de 2 bits usando el lenguaje VHDL, con las siguientes
especificaciones de diseño:

Contador binario

RST_I Q1

CLK_I
Q Q0

Figura 7 Especificaciones de diseño

Donde:
RST_I, es una señal de entrada de Reset, activa con un nivel lógico alto.
CLK_I, es una señal de entrada de Reloj, que realiza cambios cada flanco de subida.
Q1 y Q0, son las salidas del contador binario de 2 bits, Q1 es el bit más significativo.

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Procedimiento para el diseño y la simulación en el Quartus II:

1. Abrir el Quartus II.

2. Descripción del diseño
a. Crear un nuevo archivo *.HDL
b. Realizar la descripción de hardware para el diseño solicitado, utilizando el
lenguaje VHDL. Se le recomienda usar la siguiente plantilla de la figura 8.

Figura 8 Plantilla del contador binario de 2 bits

c. Realizar el chequeo de sintaxis. Si hay algún error de sintaxis, regresar al

punto 2.b y revisar el panel de mensajes del quartus II , luego identificar y
corregir el error.
d. Realizar el proceso de síntesis del diseño. Si hay algún error, revisar el panel
de mensajes, identificar el error y corregirlo.
e. Abrir el RTL del diseño.

3. Simulación
a. Crear las señales de estímulos de entrada utilizando la herramienta
“Simulator Waveformer Editor” del Quartus.
b. Verificar el funcionamiento. Si NO cumple con el funcionamiento deseado
regresar al punto 2.b para revisión.
4. Fin de proceso de simulación.

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De la experiencia realizada, responda las siguientes preguntas:

a) ¿Cuántos flip flops se requieren para obtener un circuito divisor por 32?
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b) ¿Cuántos flip-flops son necesarios para generar una secuencia binaria que
represente los números decimales de 0 a 15?
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c) ¿Por qué no se crearon flip flops en el lenguaje VHDL?

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III. Post-laboratorio.

a) Continuando el proceso de diseño de la experiencia N°3, generar los archivos de

programación para el FPGA y luego implementarlo en la tarjeta de desarrollo DE1-SoC.
Realizar los siguientes pasos:
5. Programación
a. Asignar los pines de entrada y salida al diseño, utilizado la herramienta del
PIN PLANNER del Quartus (ver figura 9).
b. Generar el archivo de programación (*.sof)
c. Conectar, encender y programar el FPGA.
d. Verificar el funcionamiento en la Tarjeta DE1-SOC. Si NO cumple con el
funcionamiento deseado regresar al punto 5.a o al punto 2.b(Experiencia 3)
para revisión.
6. Fin de proceso de diseño.

Q RST_I CLK_I
( Q1 y Q0 )

Figura 9 Determinación de las entradas y salidas en la tarjeta DE1-SOC

“Buscar en el manual de la DE1 SOC, los pines de la FPGA que están conectados a
los pulsadores (KEY) y Leds de la DE1-SOC”.
b) Diseñar y simular un contador de binario de 4 bits utilizando el lenguaje VHDL.
c) Diseñar y simular un contador de binario de 6 bits utilizando el lenguaje VHDL.

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