Universidad Nacional de Colombia. D. Herrera 260804, E. Lievano 260810, S. Quintero 260823.

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TECNICAS DE INTEGRACIÓN
LABORATORIO N°6
COMPUERTAS LÓGICAS CON MICROWIND

Abstract— The purpose of this practice is learn how
to use the software Microwind 2.0 and see how the
response of the designs is by making the simulations
with the different models, level 1, 2 and Nm9.
Furthermore, we are going to use the dsch2 tool that
provides the way to design in microwind by making the
schematic in dsch2. A Verilog file is generated by dsch2
and it is compiled by Microwind in order to create
standard cells in microwind.
Términos clave—Compuerta, tecnología C-MOS,
CAD, Microwind, DSCH.
1. INTRODUCCIÓN
tiempo se utiliza lo que se conoce como “layout simbólico”,
con la cual el diseñador dibuja una notación simplificada de
la estructura del layout.
Dicha notación expresa sólo la ubicación relativa de los
distintos componentes de diseño (transistores, contactos,
hilos), y las coordenadas absolutas de estos componentes
las determina automáticamente el editor por medio de un
“compactador”. El compactador traduce las reglas de diseño
en un conjunto de restricciones sobre las posiciones de los
componentes, y resuelve un problema de optimización
sometida a restricciones para minimizar el área u otra
función de coste.
Los editores de layout utilizan diagramas de barras para
presentar los diferente materiales de una manera

L
simplificada. Estas barras de material presentan diferentes
A practica de laboratorio reportada en el presente colores o “achurados” que permiten diferencias los
documento tiene como objetivo el hacer un primer elementos bajo diversas condiciones de visualización. En la
acercamiento a la herramienta de diseño asistido figura 1 se aprecian estas características.
por computadora DSCH2. Esta herramienta compila el
esquemático diseñado a un circuito en el lenguaje de
descripción de hardware Verilog, el cual es usado por el
paquete de software Microwind para realizar un diseño del
circuito en celdas estándar.

2. MARCO TEÓRICO
El desarrollo de los circuitos integrados nos ha llevado en la
actualidad hasta una muy grande escala de integración
(VLSI) para satisfacer la gran cantidad de exigencias del
mercado actual, tales como un bajo consumo de potencia,
fiabilidad a altas frecuencias, reducido tamaño y algunas
otras restricciones técnicas que tienen consecuencias
importantes en todo el proceso de diseño.
En el proceso de diseño, el diseñador dispone de una gran
cantidad de herramientas de diseño asistido por
computadora (CAD), las cuales están por lo general
integradas en un mismo entorno para facilitar su Figura 1: Símbolos y representaciones del layout
implementación. mediante diagramas de barras.
Para la fabricación de cualquier circuito integrado
b. Chequeo de reglas de diseño (Design
requerimos primero del diseño de un layout que
Rule Checker)
corresponde a la distribución de las diferentes capas de
material que conforman el circuito integrado. El layout de un circuito que haya de fabricarse por medio
A partir del layout se define el proceso de fabricación a de un proceso determinado debe verificar una serie de
utilizar como son los procesos fotolitográficos para la reglas de diseño, que son un conjunto de restricciones del
transferencia de patrones geométricos a la oblea, zonas de layout para tratar de asegurar en lo posible la operación
impurezas, etc. La creación del layout es una de las partes correcta de los circuitos manufacturados. Estas reglas
más críticas del diseño debido a que se definen puntos que usualmente especifican las anchuras mínimas de líneas que
son directamente proporcionales al costo económico del representan objetos físicos (tales como interconexiones de
mismo como el ancho de la pista, la cantidad de material a metal y polisilicio o áreas de difusión), dimensiones
utilizar, velocidad, área, y consumo de potencia. mínimas de ciertas geometrías o separaciones mínimas
permitidas entre zonas. Además de las reglas de espaciado y
a. Editor del layout anchura mínima, también se definen reglas de
Con esta herramienta se logra una edición física de lo que “composición”, para asegurar que los componentes están
va a ser el dispositivo. El nivel físico ocupa la mayor parte bien formados.
del tiempo de diseño del dispositivo, para reducir este
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Las reglas de diseño pueden ser verificadas con la ayuda de
un Design Rule Checker (DRC). Esta herramienta utiliza Compuerta NAND:
como entradas el layout físico de un diseño y una
VDD
5
V

descripción de las reglas de diseño presentadas en forma de Q

4 Q
3

un “fichero de tecnología”. Con estas entradas, el DRC

chequea las violaciones de tamaño o espaciamiento
VDD

mínimo, y asegura que las reglas de composición se 5

V
Q
2
C
1
0
1
0pF

satisfacen. Las herramientas de DRC vienen en dos

formatos: DRC on-line y DRC en batch. Q
1

La DRC on-line se ejecuta concurrentemente con el editor

de layout y detecta las violaciones de forma interactiva. Es
el caso de MAGIC y la utilidad de DRC que tiene
incluida.La DRC en batch, utilizado como un verificador
post-diseño, se ejecuta sobre un chip completo una vez se Circuito implementado
ha concluido el proceso de edición del mismo.
La eficiencia es la propiedad más importante de una buena
herramienta de DRC, dada la gran cantidad de polígonos de
un circuito complejo. Una forma de acelerar el proceso es
preservar la jerarquía de diseño al nivel físico. Por ejemplo,
si una celda se usa muchas veces en un diseño, sólo habrá
que chequearla una vez.
En suma, el principal objetivo de las reglas de diseño es
conseguir para los circuitos fabricados según un Realización en DSCH, compuerta NAND
determinado proceso una alta productividad (yield) y
fiabilidad, empleando la menor cantidad de área de silicio. En la grafica siguiente se muestra el layout de la
compuerta NAND de 2 entradas y corregido para cumplir
c. Extracción de circuito las reglas del CNM25. Como se observa este layout esta
Se trata de una herramienta que deduce el esquema de un compuesto de solo dos transistores P y dos N, los
circuito a partir del layout físico. Es una extensión de los transistores tipo P en la parte superior y los N en la inferior.
DRC y utiliza algoritmos similares. Explorando las Las correcciones para cumplir las reglas del cnm25 fueron
diferentes capas y sus interacciones, el extractor sencillas una vez concluido cual era el error, este consistía
reconstruye la red de transistores, incluyendo los tamaños en que las distancias entre los contactos y el borde del metal
de los dispositivos y las interconexiones. El diagrama de o difusión sobre el cual se encontraba eran muy pequeñas,
conexiones del circuito (netlist) resultante contiene para solucionar este error probamos varias técnicas pero al
información precisa de los parásitos, tales como las final la que funciono fue simplemente agrandar el metal o
capacidades de hilos y difusiones y sus resistencias, cuyos difusión debajo del contacto, para que los bordes quedaran
valores estimados anota en el netlist. El procedimiento de más lejos de este. Aunque los dos layout son muy parecidos
extracción de un circuito se basa en identificar y borrar tienen algunas diferencias que logran que su
sucesivamente componentes, supuesto que se ha aplicado funcionamiento sea muy distinto, la principal de estas es
previamente un DRC y está libre de errores. que en este layout la salida solo va conectada a la difusión
Cuando todos los componentes se han extraído, sólo P, además las conexiones a la salida esta puesta en un lugar
permanecerán los hilos. Para esta identificación de distinto de la difusión.
componentes se requiere el manipular “máscaras”
geométricas, tanto individuales como combinaciones de
ellas, por medio de la aplicación de sucesivas operaciones
de crecimiento y reducción. También de hace necesario
aplicar combinaciones booleanas de máscaras para obtener
nuevas máscaras.

3. PROCEDIMIENTO

Con el archivo .rul que se generó en el laboratorio anterior

se deben generar los diseños de las compuertas nand, nor,
xor y de transmisión, luego se deben crear los modelos en
Pspice para realizar la simulación y comparar los resultados
con Microwind.

4. RESULTADOS Layout compuerta NAND

Universidad Nacional de Colombia. D. Herrera 260804, E. Lievano 260810, S. Quintero 260823. VDD
3
5V

Q3

Se realizó la implementación de la compuerta NAND en el

programa Microwind, con la ayuda de los archivos Verilog Q4

generados por el software Dsch 2.0, se realizó la simulación

de la compuerta a una frecuencia de 61.3 Hhz, con lo cual Q5 Q6

se obtuvo un tiempo de subida de 46 ps y un tiempo de

bajada de 323 ps.

Circuito implementado

Se realizó el siguiente diseño en DSCH, alimentado con

relojes de diferentes frecuencias para comprobar su correcto
funcionamiento.

Simulación en Microwind Compuerta NAND

Luego se realizó la simulación de la compuerta en Pspice

con el modelo extraído de Microwind, usando el modelo Realización en DSCH, compuerta NOR
nivel 3, se obtuvieron los siguientes resultados:
En la gráfica siguiente se muestra el layout de la
compuerta NOR de 2 entradas y corregido para cumplir las
reglas del CNM25. Como se observa este layout esta
compuesto de solo dos transistores P y dos N, los
transistores tipo P en la parte superior y los N en la inferior.

El esquemático que se obtuvo fue el siguiente:

Pspice nand

Se observan las señales de la compuerta NAND, se observa

la señal de clk y la salida invertida con algunos sobrepicos
al inicio de la señal.

Compuerta NOR:

Layout compuerta NOR

Se fijó una de las entradas de la compuerta a 0V y se aplica

una señal cuadrada en la otra entrada para hallar la
respuesta de la compuerta. Se obtuvo la siguiente gráfica de
Microwind:
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Respuesta compuerta NOR en Microwind
Se aplicó una señal cuadrada de 62.5 Mhz en una de las
entradas y se obtuvo en la respuesta del circuito un tiempo
de subida de 183 ps y un tiempo de bajada de 103 ps, luego
de extraer el modelo Pspice se realizó la simulación para
poder hacer la correspondiente comparación, los resultados
obtenidos fueron:
Pspice compuerta NOR
Se le aplico la señal variable a una entrada y un valor fijo
en la otra entrada, a la salida se obtiene una señal invertida
respecto a la señal de entrada variable, se observa en la
gráfica un poco la demora entre la transición de niveles
lógicos a la salida.
Compuerta XOR:
4
Layout compuerta Xor
Se generó el layout de la compuerta xor con las
herramientas de software Dsch 2.0 y Microwind, luego de
tener el layout creado se procedió a realizar la simulación
en Microwind, dejando una entrada variable y la otra
entrada fija a Vdd, se obtiene la siguiente respuesta:
Respuesta compuerta xor
Se aplicó una señal de 250 Mhz a una de las entradas de la
compuerta, se observa que a esta frecuencia la compuerta
responde adecuadamente, se obtienen tiempos de subida de
30 ps y tiempos de bajada de 126 ps, se observa que la
compuerta es de rápida respuesta, luego se obtiene el
modelo en Pspice de la compuerta xor para realizar las
comparaciones del caso.
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transistores tipo P y N en la parte izquierda forman un
inversor simple para la señal de control, los otros dos son
los transistores cuyos drain y source van unidos. Las
correcciones para cumplir las reglas del cnm25 fueron las
mismas que en los casos anteriores.

Se generó el layout de la compuerta de transmisión, se

implementaron las entradas y las salidas de la compuerta, se
realizó la simulación en Microwind para la compuerta.

Pspice compuerta XOR

Se observa la respuesta de la compuerta xor con dos

entradas variables, donde la señal de mayor duración es la
salida de la compuerta.

Compuerta de transmission:
VDD
5V

Q3
VDD
5V
Q4

Q5
Q6
Compuerta de transmission CMOS

Circuito implementado

Se realizó el siguiente diseño en DSCH, alimentado con

relojes de diferentes frecuencias para comprobar su correcto
funcionamiento.

Simulación compuerta de transmisión en Microwind

Se tienen dos señales variables en las entradas, en las

entradas de ENABLE y DATO, se observa como solo si se
aplica una señal de nivel alto se transmite la señal de la
entrada DATO a la salida, si la señal es baja se mantiene el
valor anterior.
Realización en DSCH, compuerta NAND

A.
En la grafica siguiente se muestra el layout de la
Compuerta de Transmisión corregido para cumplir las
reglas del CNM25. Como se observa este layout esta
compuesto de solo dos transistores P y dos N, los
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Mcgraw-hill, 2006.
[2] E. Sicard, User Manual Lite Version,
www.microwind.org, 2006.
[3] http://es.wikipedia.org/wiki/MOSFET

Simulación Pspice compuerta de transmisión

Se extrajo el modelo Pspice de la compuerta, se observan

los cambios en los niveles de voltaje de la salida de la
compuerta conforme cambia el nivel de voltaje del
ENABLE, estos son los picos de voltaje que se observan.

5. CONCLUSIONES

• Los diseños de dispositivos a nivel de transistores

permiten por parte del diseñador, perite optimizar
una serie de características que requiere como
también dejar de lado otras propiedades que no son
indispensables, como por ejemplo puede optimizar
los tiempos de respuesta de las compuertas,
dejando de lado el manejo de corriente si no es
primordial, etc.
• Con la herramienta Microwind podemos obtener
una respuesta del circuito aproximada, lo que nos
permite saber si lo que se está diseñando cumple
los requerimientos en cuanto a lógica se refiere.
• Para obtener una respuesta más detallada del
comportamiento del dispositivo diseñado se utiliza
el software Pspice, que es un software
especializado en este tipo de análisis, aquí si se
pueden determinar parámetros más detallados y
corroborar los diseños generados.
• Muchas veces lo importante no es conocer una
herramienta de software muy detalladamente, lo
importante es conocer hasta qué punto es útil y
puede facilitar el proceso de producción, ya
cuando lo que se debe construir se vuelve más
complejo hay que buscar opciones que reduzcan
los tiempos, herramientas que sintetizan
automáticamente en poco tiempo lo que
manualmente tardaría mucho tiempo hacer.

6. BIBLIOGRAFÍA

[1] A. Sedra, K. Smith, Microelectronic Circuits, 5ta ed.,