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Université des Sciences et de la Technologie Master « Télécommunications »

HOUARI BOUMEDIENE Année 2009-2010


Faculté d’Electronique et d’Informatique

Examen Final ‘ Circuits Programmables ’


Exercice 1
I1. On veut élaborer l’implantation d’un circuit combinatoire réalisant un registre à décalage synchrone
bidirectionnel à 4 bits sur un PAL .

a) Décrire le fonctionnement d’un registre à décalage à droite 4 bits synchrone. ( on notera les bascules
Q3Q2Q1Q0)

b) En déduire le schéma fonctionnel à base de bascules D munies d’entrées de remise à ‘0’ asynchrone R.
L’entrée série du registre sera notée DiS et la sortie série DoS. Identifier DiS et DoS r/p aux Qi .

c) Réaliser l’implantation sur un PAL 22V10 ( feuille annexe ) en précisant l’emplacement de tous les
signaux d’entrée et de sortie.( Indiquer la configuration adoptée pour les macro cellules de sortie)

d) Modifier le schéma précédant pour réaliser un registre à décalage à gauche.


Identifier les nouvelles valeurs de DiS et DoS r/p aux Qi .

e) Donner alors le schéma global du registre à décalage bidirectionnel.


On utilisera des multiplexeurs 2 vers 1 pour choisir le sens avec la commande Ss et affecter les valeurs des
entrées de bascules D selon un décalage à droite ou à gauche.

Exercice 2
II . Description VHDL d’un Multiplexeur 2 vers 1 et d’une bascule D

II1. Ecrire une description VHDL pour un multiplexeur deux voies vers une voie , utilisant l’instruction
concurrente WITH/SELECT

II2. Ecrire un autre couple entité/architecture pour ce même multiplexeur utilisant l’instruction séquentielle
CASE/WHEN.

II3. Ecrire une description VHDL de la bascule D, utilisant un process.


( La bascule synchrone sur front montant de H possède une entrée de remise à zéro asynchrone.)

Description VHDL d’un registre à décalage bidirectionnel.

II4. Donner la description comportementale du registre à décalage bidirectionnel.

II5. Donner la description structurelle du registre à décalage bidirectionnel.


( utiliser la structure utilisée dans l’exercice 1 et les descriptions précédentes )
II3. Bascule D à base d’un process

Library ieee ;
Use ieee.std_logic_1164.all

Entity Dedge is

Port ( D, AR, clk : in std_logic ;


Q : out std_logic
);
End Dedge;

Architecture Comport of Dedge is

Process ( AR, clock )


Begin
if ( AR= ‘1’ ) then Q<= ‘0’;
elsif ( clk’event and clk=’1’) then Q<= D;
end if;
end process;
end Comport;

Description VHDL d’un registre à décalage bidirectionnel.

II4. Description comportementale du registre à décalage bidirectionnel.

II5. Description structurelle du registre à décalage bidirectionnel.


On utilise la structure élaborée dans l’exercice 1 et les descriptions précédentes.

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