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CARACTÉRISATION ET MODÉLISATION DES

TRANSISTORS CMOS DES TECHNOLOGIES 50nm


ET EN DEÇÀ
Kruno Romanjek

To cite this version:


Kruno Romanjek. CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES
TECHNOLOGIES 50nm ET EN DEÇÀ. Sciences de l’ingénieur [physics]. Institut National Polytech-
nique de Grenoble - INPG, 2004. Français. <tel-00460563>

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INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE

N° attribué par la bibliothèque


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THESE

pour obtenir le grade de

DOCTEUR DE L'INPG

Spécialité : PHYSIQUE DES COMPOSANTS


dans le cadre de la formation Microelectronique

préparée à l'Institut de Microélectronique, Electromagnétisme et photonique


dans le cadre de l'Ecole Doctorale "Électronique, Électrotechnique, Automatique,
Télécommunications, Signal"

présentée et soutenue publiquement par

Krunoslav ROMANJEK
Le Mardi 9 Novembre 2004

Titre:

CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES


TECHNOLOGIES 50nm ET EN DEÇÀ

Directeur de thèse:

Gérard GHIBAUDO

'
JURY

M. Francis BALESTRA Président


M. Cor CLAEYS Rapporteur
M. Pascal MASSON Rapporteur
M. Thomas ERNST Examinateur
M. Frédéric BŒUF Examinateur
M. Gérard GHIBAUDO Directeur de thèse
1
INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE

N° attribué par la bibliothèque


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DOCTEUR DE L'INPG

Spécialité : PHYSIQUE DES COMPOSANTS


dans le cadre de la formation Microelectronique

préparée à l'Institut de Microélectronique, Electromagnétisme et photonique


dans le cadre de l'Ecole Doctorale "Électronique, Électrotechnique, Automatique,
Télécommunications, Signal"

présentée et soutenue publiquement par

Krunoslav ROMANJEK
Le Mardi 9 Novembre 2004

Titre:

CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES


TECHNOLOGIES 50nm ET EN DEÇÀ

Directeur de thèse:

Gérard GHIBAUDO

'
JURY

M. Francis BALESTRA Président


M. Cor CLAEYS Rapporteur
M. Pascal MASSON Rapporteur
M. Thomas ERNST Examinateur
M. Frédéric BŒUF Examinateur
M. Gérard GHIBAUDO Directeur de thèse

2
A mes parents,
Hvala za sve

3
Table des matières

Introduction 10

Chapitre I : Le transistor MOS 12

I.1 Introduction 13

I.2 Principe de fonctionnement d’un transistor MOS 13

I.2.1 Notion de potentiel de bandes plates 15

I.2.2 Calcul des charges dans le substrat 16

I.3 Régimes de fonctionnement d’un transistor MOS et équations


19
de base
I.3.1 Calcul du courant de drain en régime ohmique 19
I.3.1 a) Cas de la forte inversion 19
I.3.1 b) Cas de la faible inversion 20
I.3.2 Calcul du courant de drain en régime de saturation 21

I.3.3 Notion de tension de seuil 23


I.3.3 a) La tension de seuil à courant constant Vtcc 23
I.3.3 b) La tension de seuil à courant extrapolée Vt,ext 23
I.3.3 c) La tension de seuil de charge Vtch 24
I.3.4 Notion de mobilité 24
I.3.4 a) Collisions sur les phonons 25
I.3.4 b) Collisions sur les centres coulombiens 25
I.3.4 c) Collisions sur la rugosité de surface 25
I.3.4 d) Synthèse 26
I.4 Effets de la miniaturisation des MOSFETs 27

I.4.1 Origine des effets de canaux courts 28

I.4.2 Effet du champ électrique sur la mobilité 29

I.4.3 Effet de la résistance série source - drain 30

I.4.4 Influence des zones de déplétion de source et de drain 31


I.4.4 a) Partage de charge 31
I.4.4 b) Effet de canal étroit 33

4
I.4.5 Effet DIBL 34

I.4.6 Perçage 36

I.4.7 Effets de porteurs chauds 37

I.5 Solutions technologiques 38

I.5.1 Siliciuration source et drain 38

I.5.2 Extensions LDD 39

I.5.3 Poches de surdopage 40

I.5.4 Synthèse 41

I.6 Méthode « Fonction Y » d’extraction de paramètres 42

I.6.1 État de l’art 43


I.6.1 a) Méthode Shit&Ratio 43
I.6.1 b) Méthode McLarty 45
I.6.1 c) Méthode Hamer 47
I.6.2 Méthode « Fonction Y » 49
I.6.2 a) Définition de la fonction Y 49
I.6.2 b) Tension de seuil 51
I.6.2 c) Facteurs d’atténuation de mobilité et résistance série source-drain 52
I.6.2 d) Longueur de grille effective 54
I.6.2 e) Mobilité à bas champ 55
I.6.2 f) Itération de la fonction Y 56
I.6.2 g) Comparaison modèle d’extraction - mesures 57
I.6.2 h) Régime de saturation 57
I.6.2 i) Conclusion intermédiaire sur la méthode « Fonction Y » 61
I.7 Conclusion 62

Chapitre II : Caractérisation électrique de MOSFETs sub-


64
0,1µm à base de mesures courant-tension
II.1 Introduction 65

II.2 Transistors ultracourts à oxyde ultrafin 65

II.2.1 Dispositifs étudiés 66


II.2.1 a) Description des transistors du lot « GRI » 66

5
II.2.1 b) Description des transistors du lot « MDX » 67
II.2.1 c) Description des transistors du lot « HKC » 68
II.2.1 d) Récapitulatif 69
II.2.2 Partition du courant de grille 70
II.2.2 a) Coefficients de partition du courant de grille αd et αs 71
II.2.2 b) Extraction de αd,s en régime ohmique : méthode gd-gs 73
II.2.2 c) Extraction de αd,s en régime ohmique : méthode Direct Reverse 79
II.2.2 d) Extraction de αd et αs quelque soit la tension de drain 82
II.2.2 e) Modèle de partition du courant de grille 85
II.2.2 f) Conclusion sur la partition du courant de grille 91
II.2.3 Résultats expérimentaux 91
II.2.3 a) Principaux résultats sur le lot « GRI » 91
II.2.3 b) Principaux résultats sur le lot « MDX » 99
II.2.3 c) Principaux résultats sur le lot « HKC » 103
II.2.3 d) Comparaison des lots « GRI », « MDX » et « HKC » 109
II.3 Transistors ultracourts nMOS Si:C 113

II.3.1 Dispositifs étudiés 113


II.3.1 a) Description des transistors du lot « A » 113
II.3.1 b) Description des transistors du lot « B » 115
II.3.1 d) Récapitulatif 115
II.3.2 Résultats expérimentaux 116
II.3.2 a) Principaux résultats sur le lot « A » 116
II.3.2 b) Effets des poches de surdopage. 124
II.3.2 c) Principaux résultats sur le lot « B » 129
II.3.2 d) Conclusion intermédiaire sur les nMOS Si:C 137
II.4 Transistors ultracourts pMOS SiGe 138

II.4.1 Dispositifs étudiés 139


II.4.1 a) Description des transistors des lot « α » et « β » 139
II.4.1 b) Récapitulatif 140
II.4.2 Résultats expérimentaux 141
II.4.2 a) Principaux résultats sur le lot « α » 141
II.4.2 b) Principaux résultats sur le lot « β » 147

6
II.4.2 c) Conclusion intermédiaire sur les pMOS SiGe 149
II.5 Conclusion 151

Chapitre III : Méthode Split C-V canaux courts 154

III.1 Introduction 155

III.2 Présentation de la méthode Split C-V canaux courts 155

III.2.1 Méthode Split C-V classique 156

III.2.2 Méthode Split C-V canaux courts 159


III.2.2 a) Mesures brutes 159
III.2.2 b) Capacités d’overlap 160
III.2.2 c) Extraction de la longueur de grille effective 162
III.2.2 d) Correction de la capacité Cov,canal 163
III.2.2 e) Correction de la résistance série source-drain Rsd 165
III.2.2 f) Comparaison avec la méthode « Fonction Y » 165
III.3 Résultats sur les pMOS SiGe 166

III.3.1 Étude de la mobilité effective pour le lot β 167

III.3.2 Étude à basse température 170


III.3.2 a) Mesures de la mobilité effective à basse température 170
III.3.2 b) Modélisation du comportement en température de défauts 172
III.3.3 Conclusion sur les pMOS SiGe 174

III.4 Résultats sur les nMOS Si:C 174

III.4.1 Étude de la mobilité effective pour le lot B 175

III.4.2 Conclusion sur les nMOS Si:C 176

III.5 Résultats sur les MOS n et p à oxyde ultra fin 177

III.5.1 Étude de la mobilité effective pour le lot « GRI » 177

III.5.2 Étude de la mobilité effective pour le lot « MDX » 180

III.5.3 Étude de la mobilité effective pour le lot « HKC » 181

III.5.4 Comparaison des lots 183

II.6 Conclusion 189

7
Chapitre IV : Bruit électrique Basse Fréquence 192

IV.1 Introduction 193

IV.2 Rappels sur le bruit électrique 193

IV.2.1 Rappels de théorie du signal 193

IV.2.2 Sources de bruit dans un transistor MOS 195


IV.2.2 a) Bruit thermique 195
IV.2.2 b) Bruit de grenaille (Shot Noise) 195
IV.2.2 c) Bruit RTS 195
IV.2.2 d) Bruit en 1/f (Flicker Noise) 196
IV.2.3 Récapitulatif 199

IV.3 Bruit BF dans les transistors à oxyde ultrafin 199

IV.3.1 Bruit BF du courant de drain 200


IV.3.1 a) Apparaillage 200
IV.3.1 b) Résultats expérimentaux et modélisation 201
III.3.2 Bruit BF du courant de grille 206

III.3.3 Synthèse 210

IV.4 Bruit BF des transistors pMOS SiGe 210

IV.4.1 Mesures du bruit 1/f canaux courts 211

IV.4.2 Modélisation du bruit 1/f canaux courts 213


IV.4.2 a) Présentation du modèle de bruit 1/f dans les pMOS SiGe 214
IV.4.2 b) Comparaison du modèle avec les données expérimentales 215
IV.4.3 Conclusion sur le bruit 1/f dans les pMOS SiGe 218

IV.5 Conclusion 219

Conclusion 222

Remerciements 226

Références 228

Publications 234

Annexes 236

8
9
Introduction

La technologie CMOS représente près de 90% du marché des semi-conducteurs et


poursuit sa route dans la miniaturisation qui amènera l’utilisation de dispositifs MOS de
longueur de grille de 40-50nm en 2007-2008 au plan industriel comme l’illustre la figure 1.

Figure 1 : Évolution de la longueur de grille des transistors (d'après la feuille de route ITRS 2001)

La réduction de la longueur de grille des transistors MOS est principalement motivée


par la volonté d’augmenter la densité d’intégration des transistors sur une puce et par le désir
d’augmenter leurs performances, par exemple en niveau de courant délivré ou bien en temps
de propagation. Par loi d’échelle cette réduction de la longueur de grille entraîne des
réductions de paramètres technologiques et électriques des transistors MOS comme
l’épaisseur de l’oxyde de grille ou bien la tension nominale. Cette miniaturisation globale
entraîne aussi des effets néfastes sur certains paramètres électriques régissant le
fonctionnement des transistors MOS. Pour contrecarrer ces effets, plusieurs solutions
technologiques ont été proposées ces dernières années, soit en optimisant les architectures
existantes, soit en proposant de nouvelles architectures. Afin de quantifier les avantages et les
inconvénients de tels dispositifs ultracourts il est indispensable de pouvoir les caractériser
électriquement de façon efficace ainsi que de modéliser le comportement de leurs paramètres
électriques avec la réduction des dimensions.

Au cours de cette thèse nous nous sommes attaché à proposer ou améliorer des
méthodes expérimentales et des modèles physiques pour caractériser le transport électrique
pour trois types d’architecture de transistors MOS conçus pour des longueurs de grille de
50nm et en deçà. Il s’agit de transistors à oxyde ultrafin (1.2nm) fruits d’une collaboration
avec STMicroelectronics, de transistors nMOS à incorporation de Carbone (Si:C) et de
transistors pMOS à hétérojonction Silicium-Germanium (SiGe) fruits d’une collaboration
avec le CEA-Leti. Nous avons décidé d’organiser ce mémoire en fonction des divers types de
caractérisation électrique utilisés et non en fonction des diverses architectures de transistors
MOS afin de mettre en avant le travail effectué pour adapter ces méthodes de caractérisation
électrique et les modèles décrivant le comportement des paramètres extraits par ces méthodes
aux longueurs de grille ultracourtes. Bien sûr, pour chaque type de caractérisation électrique
seront présentés et discutés les résultats obtenus sur les différentes architectures étudiées.

10
Le premier chapitre présentera tout d’abord ce qu’est un transistor MOS à effet de
champ, puis décrira son principe de fonctionnement ainsi que les équations de base régissant
en terme de courants les différents modes de fonctionnement dans lesquels sont utilisés les
transistors MOS. Les effets qu’entraîne la miniaturisation d’un transistor MOS sur les
principaux paramètres électriques conditionnant son fonctionnement seront alors présentés
ainsi que quelques solutions technologiques couramment employées pour des filières 50nm
permettant de limiter certains de ces effets néfastes. Seront ensuite décrites les principales
procédures d’extraction de paramètres basées sur des mesures courant-tension dont la
méthode dite « Fonction Y », principale méthode employée lors de cette thèse.

Le second chapitre décrira technologiquement les trois architectures étudiées lors de


cette thèse ainsi que les résultats obtenus sur le comportement des principaux paramètres
électriques, extraits sur ces dispositifs via des mesures courant-tension par la méthode «
Fonction Y » en fonction de la réduction de la longueur de grille. Nous nous attarderons sur
un paramètre clef, la mobilité des porteurs du canal d’inversion, qui régit le niveau de
transport électrique d'un transistor MOS. Nous nous apercevrons qu’il est nécessaire pour
chaque architecture de considérer que la mobilité à bas champ peut varier avec la réduction
des dimensions. De plus, nous montrerons dans le cas des transistors à oxyde ultrafin qu’il est
nécessaire de faire une correction sur les mesures de courant de drain afin d’extraire
correctement les paramètres électriques. Pour cela nous proposerons une méthode complète
pour extraire les coefficients de partition géométrique du courant de grille afin de corriger le
courant de drain des fuites vers la grille. Nous validerons cette méthode en comparant les
résultats obtenus avec un modèle physique basé sur le calcul de la réponse temporelle d’une
charge d’inversion vers la source, le drain et la grille donnant cette répartition géométrique du
courant de grille en fonction des polarisations source, drain et grille.

Le troisième chapitre montrera une optimisation pour les canaux courts de la méthode
Split C-V basée sur des mesures capacitives pour pouvoir extraire séparément la longueur de
grille effective et la mobilité effective de ces transistors, tout cela dans le but de comprendre
l’origine physique de la dégradation de mobilité constatée au second chapitre sur les trois
architectures aux plus courtes longueurs de grille. Grâce à cette méthode nous pourrons
comprendre les mécanismes physiques engendrant une dégradation de la mobilité, lorsque
c’est le cas, pour chacune de nos architectures. Par exemple, grâce à l’application de cette
méthode à basse température, nous caractériserons les défauts présents dans la couche
enterrée des transistors pMOS SiGe qui peuvent expliquer en partie la dégradation de la
mobilité aux courtes longueurs de grille de ce type de dispositifs.

Le dernier chapitre sera consacré à l’étude du bruit électrique basse fréquence pour deux
architectures. Nous montrerons comment l’étude du bruit en excès dans les transistors MOS
dit bruit 1/f permet de caractériser la qualité de l’oxyde de grille et comment il apporte des
informations utiles au transport électrique des dispositifs. Pour les oxydes ultrafins nous
montrerons que l’oxyde de grille reste de bonne qualité même aux plus courtes longueurs de
grille et pour les transistors à canal enterré SiGe nous montrerons et modéliserons le fait que
leur niveau de bruit 1/f en forte inversion est nettement inférieur à celui de transistors de
référence à canal surfacique et cela même aux plus courtes longueurs de grille.

Finalement nous conclurons sur les principaux résultats pour chaque architecture et sur
l’intérêt de ce type d’études pour des filières CMOS 50nm et en deçà.

11
Chapitre I :
Le transistor MOS

12
Chapitre I : Le transistor MOS

I.1 : Introduction
Avant toute présentation de résultats il est indispensable de rappeler les principes de base
des transistors Métal-Oxyde-Semiconducteur à effet de champ.
Pour cela, une approche simple des équations modélisant le fonctionnement du transistor
MOS sera utilisée afin notamment de relier la valeur des paramètres électriques extraits aux
grandeurs physiques telles que la mobilité, le dopage etc.
Ainsi, le début de ce paragraphe s’efforcera de présenter les équations de base d’un
transistor MOS dans ses différents régimes de fonctionnement. Tout d’abord sera défini ce
qu’est un transistor MOS d’un point de vue technologique, puis seront posées les équations de
base régissant son fonctionnement électrique et cela selon les polarisations appliquées à sa
structure.
Ensuite, les effets de la miniaturisation des dispositifs sur les paramètres électriques d’un
transistor MOS seront présentés. En effet, la miniaturisation des transistors MOS permet
l'augmentation de la densité d'intégration, la réduction de coûts de fabrication, la réduction du
temps de transit des porteurs dans le canal et la réduction de la consommation. Mais la
réduction de la géométrie des transistors MOS entraîne aussi des modifications néfastes de
certains paramètres électriques dont nous présenterons les principaux effets.
Pour contrebalancer ces effets néfastes de la miniaturisation seront présentées certaines
des principales solutions technologiques couramment utilisées dans les technologies CMOS les
plus avancées.
Pour finir, seront présentées les diverses méthodes d’extraction des paramètres électriques
d’un transistor MOS ainsi que celle utilisée principalement dans toutes nos études.

I.2 : Principe de fonctionnement d’un transistor MOS


Tout d’abord, commençons par une approche simple des équations modélisant le
fonctionnement du transistor MOS.
En préambule, définissons ce qu’est le dopage de type N ou P d’un cristal de Silicium :
l’atome de silicium fait parti de la colonne IVA du tableau de Mandeleiv (voir tableau 1) donc il
a 4 électrons sur son niveau de valence. Si on introduit un atome de la colonne VA, ayant donc
5 électrons sur son niveau de valence, dans un cristal de silicium cet atome aura tendance à
donner au cristal un électron libre pour se placer en site substitutionnel d’un atome de Silicium.
Donc, si on introduit une dose importante d’atomes de la colonne V dans un cristal de Silicium,
on aura un surplus de la densité d’électrons libres d’électrons par rapport à son état initial. C’est
ce qu’on appelle doper un substrat et dans ce cas on aura un dopage de type N car on aura
favorisé les électrons (N=charge négative). De façon symétrique, si on introduit un atome de la
colonne IIIA, ayant donc 3 électrons sur son niveau de valence, celui-ci aura tendance à prendre
au cristal un électron libre pour se placer en site substitutionnel d’un atome de Silicium. On peut
considérer qu’il a donné une charge virtuelle positive au cristal que l’on appelle « trou ». Ceci
est un dopage de type P (P=charge positive). Pour des raisons de compatibilité technologique,
c’est le Bore qui est utilisé principalement pour doper positivement un substrat Silicium alors
que ce sont le Phosphore et l’Arsenic qui sont utilisés habituellement pour le doper
négativement.

13
Chapitre I : Le transistor MOS

Tableau 1: Tableau périodique des éléments.


Le principe de fonctionnement d’un transistor à effet de champ (JFET, MOSFET)
consiste en la possibilité de modifier en surface la concentration et le flux de porteurs entre une
source et un drain par l’application d’une tension sur une électrode de commande située en
surface appelée grille. Ceci le différencie d’un transistor bipolaire (BJT) dont la concentration et
le flux des porteurs circulant entre un émetteur et un collecteur sont contrôlés par un courant au
niveau de la base située entre l’émetteur et le collecteur.
Un transistor MOS à enrichissement à canal N est une structure MOS (Métal-Oxide-
Semiconducteur) sur un substrat de type P à laquelle on adjoint des zones de type N de part et
d’autre de la capacité MOS (voir figure 1) de façon à pouvoir faire passer un courant dans une
couche d’inversion d’électrons formée dans le substrat juste sous l’oxyde de grille. La capacité
MOS se compose d’une première couche appelée « grille » la plupart du temps en Silicium poly
cristallin très fortement dopée N ou P qui sert de contact électrique (le M de MOS), d’un
« oxyde de grille » (le O de MOS) généralement en Silice (SiO2) qui est réalisé par oxydation
thermique d’un « substrat » en silicium cristallin (le S de MOS). Ce sera cette capacité MOS qui
contrôlera, selon la polarisation qu’on lui applique, la création ou non d’une couche d’inversion
dans le substrat mettant en contact électrique la source et le drain (voir §I.2.2).
Vg Vd
Grille
Source Drain
Oxyde

tOX
+
y n xj n+
Canal L W
x Substrat P

Vsub
Figure 1 : Structure schématique de base du transistor Métal-Oxyde-Semiconducteur (canal N).

14
Chapitre I : Le transistor MOS

Ainsi, le transistor MOS se décompose en trois parties principales: l’électrode de grille,


les électrodes de source et de drain et le canal de conduction entre ces deux dernieres. La grille
est polarisée par la tension Vg, le drain par la tension Vd et la source ainsi que le substrat sont
reliés à la masse. Les tensions Vg et Vd permettent de contrôler le courant qui passe dans le
canal.
Le dopage du canal, la profondeur xj des jonctions source et drain, la largeur Wm et la
longueur Lm sur le masque, l’épaisseur tox de l’oxyde de grille sont les paramètres
caractéristiques du transistor. W et L sont les dimensions effectives du canal du transistor.

I.2.1 : Notion de potentiel de bandes plates [Sze'81]

En polarisant la grille à un potentiel Vg nul, il ne devrait pas avoir de courbure de bande à


l’interface Si/SiO2 et dans le cas général le potentiel Vg devrait être égal à la différence entre le
potentiel de surface Ψs et de celui crée par les charges de désertion sous la grille :
Q SC
VG = ΨS − (1)
C ox
Mais, dans les oxydes de grille des transistors MOS se trouvent habituellement des
charges, de sorte que même si le potentiel de grille appliqué est nul il y a une courbure de bande
à la surface de semiconducteur. En général, ces charges d'origines technologiques sont
positives. La valeur du potentiel de grille qu'il faut appliquer pour contrecarrer l'effet de ces
charges s'appelle le potentiel de bande plate VFB. De plus, ce potentiel de bande plate de la
structure MOS est non seulement relié à la densité de charges dans l'oxyde Qox mais aussi à la
différence des travaux de sortie entre le métal de grille et le semiconducteur : Φ MS = Φ M − Φ S .
L'équation de continuité des potentiels s'écrit alors :
QSC
VG = V FB + ΨS − (2)
C ox
QSC étant la charge de la zone désertée sous l’oxyde de grille, Ψs est le potentiel à
l’interface Si/SiO2 et Cox la valeur de la capacité MOS.
En annulant le potentiel de surface ( Ψ s = 0 ) la tension de bande plate devient :
Q ox
VFB = Φ MS − (3)
C ox
Au plan technologique, la valeur de VFB permet de déduire et de contrôler la quantité de
charges fixes présentes dans les oxydes. Cette valeur de VFB s’extrait principalement de mesures
capacitives via la méthode de Maserjian.
Dans les structures MOS réelles l'interface oxyde – semiconducteur n'est pas parfaite. Le
gap du semiconducteur très près de la surface se trouve rempli d'états localisés identiques aux
états localisés des semiconducteurs amorphes ou fortement désordonnés. On peut définir une
capacité associée à la charge des états d'interface de sorte que :
dQ SS
C SS = − = qN SS (4)
dΨ S

15
Chapitre I : Le transistor MOS

Dans le cas d'une densité d'états faiblement dépendante de l'énergie et dans


l'approximation d'une statistique de température nulle pour les états localisés (T = 0K) on peut
obtenir le potentiel de grille Vg par :
Qi + Q D + QSS
VG = V FB + ΨS − (5)
C ox

avec Q SS = qN SS ΨS , la charge d'états d'interface excédentaire.

Figure 2 : Etats d'interfaces localisés et densité d'états Nss dans un nMOSFET.


Sur la figure 2, est représentée l’interface Si/SiO2 d’un MOS réel avec des états
d’interface répartis dans le gap du semiconducteur. Ainsi, dans le gap nous auront une densité
d’états non nulle que l’on considère au premier ordre comme constante (états distribués
uniformément dans le gap).

I.2.2 : Calcul des charges dans le substrat [Sze'81]

L'effet de champ consiste à modifier la concentration des porteurs au voisinage de


l'interface oxyde/silicium par l'application d'un potentiel électrique sur la grille qui modifie les
courbures des bandes d'énergie du semiconducteur.
Pour une polarisation positive (régime d'inversion) ou négative (régime d'accumulation)
les bandes près de l'interface Si/SiO2 sont courbées par effet de champ, ce qui crée une
concentration plus élevée à la surface du semiconducteur que dans le volume.
Pour un potentiel de grille Vg > 0 on attire les électrons du semiconducteur près de la
surface. Pour un potentiel de grille Vg < 0 on attire les trous du semiconducteur près de la
surface. L'équation de neutralité s'écrit : n o + N A− = p o , ou N −A représente les accepteurs
ionisés, n0 et p0 les concentrations intrinsèques d’électrons et de trous.
L'équation de Poisson donne l'évolution du potentiel dans la structure. La charge dans le
silicium QSC s'obtient dans l'hypothèse d'une statistique de Boltzmann, selon :
12
 2
12 n  qΨ s
  − qΨ s  qΨ s 
Q SC = (2ε Si kT )  i2  e kT − 1 +  e kT − 1 +
    kT  (6)
 N A     
où Ψs est le potentiel de surface, ni la concentration intrinsèque (ni2=n0+p0) et εSi la
permittivité électrique du Silicium.

16
Chapitre I : Le transistor MOS

Figure 3 : Diagrammes de bandes d'énergie dans un nMOSFET.


Sur la figure 3, est représentée le diagramme de bande de la capacité MOS à Vg nul.
Maintenant selon la polarisation que l’on appliquera sur la grille ce diagramme va changer. On
peut donc distinguer 3 régimes:
• accumulation : Ψs < 0, Vg < VFB , dans ce cas le potentiel de surface est tel qu'il y
a davantage de porteurs majoritaires (des trous en surface) donc :
qΨs

p s = po e kT
>> p o >> n o (7)

d'où :
qΨs

Q SC = (2ε kTN A ) e (8)
12 2 kT

• désertion (déplétion) : V g ≥ 0 , 0 < Ψs < ΦF . Dans ce cas le potentiel de surface


est tel qu'il y a une désertion des porteurs majoritaires en surface sans avoir
beaucoup de porteurs minoritaires:
n ( x ) << p( x ) << N A (9)
d'où :
12
 qΨs 
QSC ≅ (2ε kTN A )
12
  (10)
 2kT 
Ce qui nous donne QSC ≅ 2qε N A ΨS pour la charge de déplétion (ou
désertion). Elle correspond à la charge constante QD distribuée entre 0 et xd, où xd
s'appelle la largeur de la zone de désertion :
xd
Q D = ∫ qN A dx = qN A x d = 2qε N A ΨS (11)
0

• inversion : Le potentiel de surface est tel qu'il y a un enrichissement de porteurs


minoritaires à la surface. Dans le cas n (ΨS ) = p o résulte ΨS = 2ΦF avec ΦF le
potentiel de Fermi. Donc la charge dans le semiconducteur provenant pour
l'essentiel des porteurs minoritaires s’écrit :

17
Chapitre I : Le transistor MOS

qΨ 12 qΨS
ni 2 kTS  2ε kTni2 
QSC = (2ε kTN A ) ≈   e 2 kT
12
e  (12)
NA  NA 
On appelle cette charge la charge d'inversion et on la note Qi. On peut distinguer :
o l’inversion faible : Φ F < ΨS < 2Φ F et donc Qi << Q D
o l’inversion forte : ΨS > 2Φ F et donc Qi >> Q D

Oxyde

Métal Semiconducteur
EC EFm EC
φf
EFm Ei Vg<0 Ei
EF EF
EV EV

(a) (b)

EC EC
Ei Ei
EF EF
Vg>0 EV Vg>0 EV
EFm
EFm
(c) (d)
Figure 4 : Diagrammes de bandes d'énergie du système Métal-Oxyde-Semiconducteur à canal N :
(a) bandes plates, (b) accumulation, (c) déplétion ou faible inversion et
(d) forte inversion [Sze'81].

La figure 4 synthétise les différents régimes et montre le diagramme de bandes pour


chacun d’eux. Ainsi, en forte inversion se crée une couche de porteurs minoritaires (pour un
NMOS des électrons) à l’interface Si/SiO2. C’est dans ce régime qu’est principalement utilisé le
transistor MOS car cette couche de porteurs minoritaires met électriquement en contact la
source et le drain. En effet, la source et le drain étant de dopage opposé au substrat leurs
porteurs majoritaires correspondent aux porteurs minoritaires de la couche d’inversion. Ainsi, si
on polarise le drain positivement en gardant la source à la masse, on va attirer les électrons de la
couche d’inversion vers le drain et comme la charge d’inversion doit rester constante sous la
grille, c’est la source qui fournira des électrons en quantité équivalente pour compenser ceux
partis vers le drain. Nous avons donc créé un courant d’électrons de la source vers le drain que
l’on peut contrôler via la polarisation que l’on applique à la grille. Nous obtenons donc un
transistor à effet de champ comme nous l’avions défini précédemment (voir § I.2).

18
Chapitre I : Le transistor MOS

I.3 : Régimes de fonctionnement d’un transistor MOS et


équations de base
Concernant la tension appliquée au drain nous pouvons distinguer trois régimes de
fonctionnement : le régime ohmique, non-ohmique et le régime de saturation.

I.3.1 : Calcul du courant de drain en régime ohmique

Nous commençons par le régime ohmique bien que le régime principal de fonctionnement
d’un transistor MOS soit le régime de saturation car c’est dans ce régime que sont faites
principalement les mesures courant-tension servant à extraire les paramètres électriques du
transistor MOS (voir § I.6).

I.3.1 a) : Cas de la forte inversion

Le régime ohmique est caractérisé par de faibles tensions de drain. Dans ce cas, le canal
du transistor se comporte comme une résistance quasi bidimensionnelle contrôlée par la tension
de grille. Le courant de drain s’écrit alors :
W
Id = µ eff QiVd (13)
L
où Qi est la charge absolue d’inversion et µeff la mobilité effective des porteurs dans le canal.
La mobilité effective dépend de la charge d’inversion selon [Ghibaudo ’86] :
µo
µ eff =
Q (14)
1+ i
Qc
où µo est la mobilité sous champ électrique faible, et Qc est la charge critique qui caractérise la
diminution de mobilité aux fortes tensions de grille. Une valeur typique de Qc est 1013 q.cm -2 .
La transconductance du transistor g m = dI d dVg s’obtient à partir des relations (13) et
(14) et de l’équation de neutralité électrique (conservation de la charge) :

W µ eff
2
Ci
gm = C oxVd (15)
L µ o C ox + C d + C ss + C i
où Cox, Cd, Css, Ci sont les capacités associées respectivement à l’oxyde de grille, à la zone de
déplétion, aux états d’interface et à la couche d’inversion. Cette relation décrit la
transconductance de façon continue de la faible à la forte inversion.
Le potentiel de surface dépend peu de la tension de grille en forte inversion. Le courant
s’obtient alors avec l’aide des relations (2) et (3) :
W V g − Vt
Id = µ o C oxVd (16)
L 1 + θ 1 (V g − Vt )

19
Chapitre I : Le transistor MOS

où θ 1 = C ox Qc est le facteur intrinsèque de réduction de la mobilité du à l’interaction entre les


porteurs du canal d’inversion et les phonons du réseau cristallin appelé « premier facteur
d’atténuation de mobilité », et Vt est la tension de seuil de charge (voir § I.3.3 c)). La
transconductance est donnée par :
W µo
gm = C oxVd
[
L 1 + θ 1 (V g − Vt ) 2 ] (17)

Pour des transistors de faible longueur de grille, il faut tenir compte du « second facteur
de réduction de la mobilité » θ2 qui tient compte de la rugosité de surface à l’interface Si/SiO2.
Dans ce cas, le courant de drain s’écrit [Hong '87]:
V g − Vt − V d 2
I d = Gm Vd
1 + θ 1 (V g − Vt − Vd 2) + θ 2 (V g − Vt − Vd 2 )
2 (18)

W
avec G m = µ0 C ox le paramètre de transconductance.
L
La transconductance devient dans ce cas :

g m = G mV d
[1 − θ (V
2 g − Vt − V d 2 )
2
]
[1 + θ (V
1 g − Vt − Vd 2 ) + θ 2 (V g − Vt − Vd 2 ) ]
2 2
(19)

Les expressions (18) et (19) sont très importantes car ce sont elles qui servent de base à
l’extraction des paramètres électriques du MOSFET.

I.3.1 b) : Cas de la faible inversion

En régime de faible inversion le courant de drain varie exponentiellement avec Vg et il


est donné par [Grotjohn '84] :
W kT  qA(V g − Vt ) 
Id = µ o C d Vd exp 
 (20)
L q  kT 
Avec :
C ox
A= (21)
C ox + C d + Css
Dans la relation (20) on a tenu compte qu'en faible inversion Q i Q c << 1 , donc la
dépendance de µeff avec la charge est négligeable, la mobilité atteint un plateau de valeur µo.
La transconductance varie proportionnellement au courant:
q
gm = AI d (22)
kT
Les caractéristiques g m I d en fonction de Vg permettent de connaître la densité des états
d’interface, si la valeur de rapport des capacités, A, est connue.

20
Chapitre I : Le transistor MOS

Une estimation de la densité d'états d'interface Nss peut être effectuée si on calcule
l'inverse de la pente en inversion faible S (en anglais "subthreshold swing") :
 ∂VGS  kT  C D + C SS 
S =   = 2.3 1 +  (23)
 ∂logI DS  VDS = const. q  C ox 
Ce paramètre S a une grande importance car il permet de savoir si une technologie ne
présente pas trop d’états d’interface, donc il caractérise la qualité de l’interface Si/SiO2. Mais
surtout il gouverne (en fonction aussi de la tension de seuil) le courant de drain à l’état « off »,
c'est-à-dire à tension de grille nulle. Ainsi, une faible valeur du paramètre S permet de garantir
une interface de bonne qualité, ce qui améliore le transport dans la couche d’inversion, et
garantit une faible consommation du transistor à l’état « off » pour peu que la tension de seuil
soit bien maîtrisée.
En regardant la formule (23), on se rend compte qu’il y a une valeur minimale de cette
kT
pente sous le seuil qui vaut S min = 2.3 , ce qui donne environ 60mV par décade de courant à
q
température ambiante. Pour des technologies Silicium massif, une valeur satisfaisante pour le
paramètre S est d’environ 80mV par décade.

Log(Id) Id
Vd << Vd,sat

Inversion Inversion
faible forte effet
d’atténuation de
S la mobilité

Inversion Inversion
Vd << Vd,sat faible forte

0 Vt Vg 0 Vt Vg
Figure 5 : Caractéristique Id-Vg en régime ohmique schématisée en échelle logarithmique (a) et linéaire (b).

Au final, la figure 5 montre la variation du courant de drain à une polarisation de drain


donnée en régime ohmique en fonction de la tension de grille. C’est ce que l’on appelle une
caractéristique Id-Vg. C’est à partir de ce type de courbes que sont extraits les paramètres
électriques contrôlant le fonctionnement d’un MOSFET.

I.3.2 : Calcul du courant de drain en régime de saturation

Lorsque la tension du drain augmente, la différence de potentiel entre le drain et la grille


VDG diminue, en conséquence la charge d'inversion diminue lorsqu'on approche du drain. Pour
une valeur de tension de drain Vd,sat ≈ V g − Vt , le canal proche du drain est pincé et le courant
de drain reste constant avec l'augmentation de la tension de drain. Après intégration de la
conductance le long du canal nous obtenons l’expression suivante pour le courant de drain :

21
Chapitre I : Le transistor MOS

Vd
W 1
I d,sat = ∫
0
L
µ eff Q i dΦ c ≈ G mV d2, sat
2
(24)

où Q i = C ox ⋅ (Vg − Vt − Φ c ), Φc étant la différence entre les quasi niveaux de Fermi des


électrons et des trous.
Mais pour des dispositifs courts, le courant de drain ne reste pas constant mais continue à
augmenter légèrement avec la polarisation de drain. Cette augmentation est due à trois effets du
second ordre [Skotnicki ’2000] :
• L’éloignement du point de pincement par rapport au drain
• La réduction de la tension de seuil avec l’augmentation de la tension de drain
• L’effet d’avalanche
Le calcul du courant de saturation dans ce cas est assez complexe, néanmoins on peut
l’approximer par :
 V d − V d , sat 
I d , sat (V d ) = I d , sat 1 +  (25)
 VE 

L ε 
où V E = Vd , sat avec λ 0 =  Si x j t ox  .
λ0  ε ox 
C’est dans ce régime avec Vd=VDD , VDD étant la tension d’alimentation du transistor, que
sont généralement utilisés les transistors MOS, c’est ce qu’on appelle l’état « on ». Le transistor
MOS se comporte alors comme une source de courant dont l’intensité est contrôlée par une
grille de commande (Vg).
Si on continue à augmenter la tension de drain, le champ électrique longitudinal Ex
deviendra très important. Les porteurs dans le canal peuvent alors acquérir des énergies
suffisantes pour générer des paires électron-trou par ionisation par impact. A leur tour, les
porteurs générés par impact, accélérés par le fort champ, peuvent générer des nouvelles paires
électrons-trous. Ce phénomène d'avalanche conduit à une forte et brusque augmentation du
courant de drain.

Id
effet
régime régime d’avalanche
ohmique de saturation

Id,sat

Vg >> Vt

0 Vd,sat = Vg - Vt
Vd
Figure 6 : Caractéristique Id-Vd en forte inversion schématisée.

22
Chapitre I : Le transistor MOS

Au final, la figure 6 montre la variation du courant de drain à une polarisation de grille


donnée en forte inversion en fonction de la tension de drain. C’est ce qu’on appelle une
caractéristique Id-Vd. C’est aussi à partir de ce type de courbes que sont extraits certains
paramètres électriques contrôlant le fonctionnement d’un MOSFET.

I.3.3 : Notion de tension de seuil

La tension de seuil Vt est la valeur de tension de grille pour une valeur particulière du
potentiel de surface ψ s = 2φ F , φ F représentant le potentiel de Fermi. Il y a différentes
définitions pour Vt et différentes méthodes d'extraction de la tension de seuil.

I.3.3 a) : La tension de seuil à courant constant Vtcc [Ghibaudo ’89a]

Vtcc est la tension de grille pour laquelle le courant de drain en régime ohmique vaut
W
0.1µA × . Ce type d'extraction est utilisé dans les études de fiabilité parce que sa
L
détermination est rapide et simple.

I.3.3 b) : La tension de seuil à courant extrapolée Vt,ext [Ghibaudo ’89a]

Vt ext est égale à la tension de grille extrapolée linéairement à partir du point d'inflexion de
la caractéristique Id(Vg) en régime ohmique au maximum de la transconductance (voir figure
7) :
I d max
g m max = (26)
V g max − Vt ,ext
En utilisant l'équation précédente on obtient :
1 + θ 1 (V g max − Vt − Vd 2 ) + θ 2 (V g max − Vt − Vd 2 )
2

I d max = g m max ⋅ (V − Vt − V d 2) ⋅ (27)


1 − θ 2 (V g max − Vt − V d 2)
g max 2

d'où :
θ 1 (V g max − Vt − Vd 2 )2 + 2θ 2 (V g max − Vt − Vd 2)3
Vt ,ext = Vt + V d 2 − (28)
1 − θ 2 (V g max − Vt − V d 2)
2

Donc :
Si θ 2 = 0 , Vt ext = Vt + Vd 2 − θ 1 (Vgmax − Vt − Vd 2)
2

• et si θ 1 = 0 , Vt ext = Vt + Vd 2
Donc Vt ext est une sous-estimation de Vt à partir du moment où le phénomène de
réduction de la mobilité et l'effet parasite de résistance source - drain ne sont pas négligeables.

23
Chapitre I : Le transistor MOS

gm,max

Id

gm

Id(gm,max)
Vd << Vd,sat

0 Vt,ext Vg
Figure 7 : Illustration de la méthode pour extraite la tension de seuil extrapolée.

I.3.3 c) : La tension de seuil de charge Vtch

En forte inversion on peut extraire la tension de seuil Vt et le paramètre de


W
transconductance G m = µ0 C ox en utilisant les caractéristiques I d g m en fonction de Vg en
L
régime ohmique [Ghibaudo '88] :

⋅ (Vg −Vt −Vd 2)


Gm Vd
Y(Vg ) ≈
1−θ2(Vg −Vt −Vd 2)
2 (29)

Si θ 2 = 0 la fonction Y est donc une droite qui coupe l'axe des abscisses à
Vg = Vt ch + Vd 2 d'où Vtch.
Dans le cas des transistors avancés θ 2 ≠ 0 et l'extraction devient délicate, mais des
méthodes d'extraction ont été proposées.
Le paragraphe I.6 présentera en détail cette méthode d’extraction de paramètres appelée
« Fonction Y » notamment pour extraire la tension de seuil. C’est cette méthode que nous avons
utilisée préférentiellement lors de nos études. Nous appellerons donc par la suite dans ce
mémoire tension de seuil la tension de seuil de charge calculée par cette méthode.

I.3.4 : Notion de mobilité

La mobilité traduit l'aptitude des porteurs à se déplacer dans la couche d’inversion sous
l'effet d'un champ électrique. C’est un paramètre clef des transistors MOS car c’est elle qui
gouverne le niveau du courant de drain à polarisation fixe. Une technologie donnant une bonne
mobilité permet d’obtenir un bon niveau de courant ce qui est crucial pour des transistors MOS.
Elle dépend de nombreux paramètres : le champ électrique, l’orientation du cristal, le dopage du
substrat ou encore la température. Dans ce paragraphe, nous allons passer en revue les

24
Chapitre I : Le transistor MOS

principaux effets qui influent sur la mobilité et en particulier, les différents mécanismes de
collision qui détériorent la mobilité des porteurs dans la couche d’inversion.
Ces mécanismes de collisions sont nombreux, on peut citer entre autres :
• les collisions sur les phonons acoustiques ou optiques
• les collisions Coulombiennes
• les collisions sur la rugosité de surface
• les collisions porteurs-porteurs
• les collisions sur les impuretés neutres.
L’influence de ces mécanismes sur la mobilité dépend fortement des conditions
intrinsèques et extérieures (dopage, température, etc.). Les trois mécanismes de collisions
dominants sont les collisions sur les phonons, coulombiennes et sur les rugosités de surface
[Jeon '89].

I.3.4 a) : Collisions sur les phonons

Ce type de collisions résulte des vibrations du réseau. Pour une température inférieure à
100K, on trouve les phonons acoustiques, donnant des collisions quasi-élastiques à faible
champ qui conduisent à une mobilité à l’interface de la forme [Sah '72, Jeon '89] :
µpha ∝ Ninv1/3 T-1 (30)
où Ninv est la concentration de porteurs de la couche d’inversion, T la température
absolue.
A des températures plus élevées (100K≤ T ≤ 370K), on trouve les phonons optiques. Ils
conduisent à l’expression de la mobilité suivante [Sah'72, Jeon'89] :
µpho ∝ Ninv1/τ T-n (31)
où τ=3.6 et n=1-1.5, ces deux constantes dépendant essentiellement de l’orientation
cristallographique.

I.3.4 b) : Collisions sur les centres coulombiens

Ce mécanisme est dû aux sites chargés près du canal. Dans la plupart des cas, ces charges
sont localisées principalement près de l’interface Si/SiO2. Ces collisions coulombiennes
commencent à se manifester à des températures suffisamment basses lorsque les collisions sur
les phonons ne sont pas dominantes. Elles sont importantes en situation de faible inversion,
mais deviennent moins effectives lorsqu’on passe en forte inversion à cause de l’effet
d’écrantage des charges par les porteurs minoritaires. L’atténuation de la mobilité est donnée
par l’expression analytique suivante [Sah '72] :
µcc∝Ncs-1T (32)
où Ncs est la concentration de charges de surface, comprenant la charge fixe de l’oxyde et la
charge d’états d’interface, plus la charge localisée due aux impuretés ionisées.

I.3.4 c) : Collisions sur la rugosité de surface

25
Chapitre I : Le transistor MOS

Les défauts à l'interface Si/SiO2 constituent une importante source de collisions. Ces
collisions sur les rugosités de surface sont indépendantes de la température et dominantes pour
les forts champs électriques. Elles peuvent être modélisées par [Jeon '89] :
µsr ∝ Eeff-2 (33)
Eeff étant le champ électrique transversal effectif, donné par [Sun'80]:
q (η .Ninv + Ndep)
E eff = (34)
εsi
où q est la charge électronique, Ninv et Ndep les densités de charge des zones d’inversion et de
déplétion, εsi la permittivité du silicium et η une constante (1/2 pour les e- et 1/3 pour les h+).

I.3.4 d) : Synthèse

La contribution relative de ces trois mécanismes dépend de la température et de la


concentration de porteurs dans le canal. A température ambiante et en faible inversion, la
mobilité est contrôlée par les collisions sur les phonons et par les collisions coulombiennes,
alors qu’en forte inversion les collisions sur les rugosités de surface sont prépondérantes. A
basse température, seuls les deux derniers mécanismes sont significatifs, les collisions sur les
phonons étant minimes et "masquées" par les autres mécanismes. La figure 8 résume tout cela
de façon schématique.
collisions sur
LOG µeff les rugosités
collisions
Coulombiennes de surface
4K

77K

300K
collisions sur les phonons

LOG Ninv

Figure 8 : Variations de la mobilité µeff en fonction de la concentration de porteurs de la couche


d’inversion Ninv pour différentes températures [Jeon'89].
Un lien peut être fait entre ces composantes de la mobilité et les facteurs d’atténuations de
mobilité définis au paragraphe I.3.1 a). On définit la mobilité effective en fonction de la tension
de grille en régime ohmique ainsi :
µ0
µ eff =
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
é (35)

avec :

26
Chapitre I : Le transistor MOS

W
θ 1 = θ 1, 0 + µ0 C ox R sd (36)
L
où Rsd est la résistance série source-drain (voir § I.4.3).
On peut alors dire que le premier facteur d’atténuation de mobilité représente les
collisions sur les phonons (θ1,0) et la perte de mobilité dans les accès source et drain et le second
facteur d’atténuation de mobilité représente les collisions sur les rugosités de surface à
l’interface Si/SiO2. Le terme µ0 est la mobilité à bas champ, ce qui veut dire en terme de
caractéristique Id-Vg que c’est la mobilité des porteurs sous le seuil (dans la partie exponentielle
du courant) ; celle-ci est généralement considérée constante avec la tension de grille et ne
dépends donc principalement que du dopage.

I.4 : Effets de la miniaturisation des MOSFETs

Figure 9 : Diminution de longueur de grille des technologies CMOS (source : ITRS2001).


Depuis des décennies, le monde de la microélectronique s’évertue à réduire de plus en
plus la dimension des transistors MOS. La technologie d'aujourd'hui permet la réalisation des
transistors MOS avec des canaux ultracourts allant jusqu’à des longueurs décananométriques
(voir figure 9). Parmi les principaux avantages induits par la réduction d'échelle ont peut citer
l'augmentation de la densité d'intégration, la réduction de coûts de fabrication, la réduction du
temps de transit des porteurs dans le canal, la réduction de la consommation. Mais la réduction
de la géométrie des transistors MOS entraîne aussi des modifications néfastes de certains
paramètres électriques parmi lesquels : la diminution de la mobilité, la dépendance de la tension
de seuil avec la longueur de canal, l'augmentation de la conductance de sortie etc.
Des lois de réduction d'échelle ont été proposées afin de minimiser les effets de canaux
courts. Leur but est de garder le même niveau de champ électrique interne quelque soit les
dimensions du transistor.
On présente ci-dessous une méthode qui autorise des facteurs de réductions d'échelle
différents (λ et κ). Cette loi a été proposée par Baccarani [Baccarani '84] pour les applications
sub-0.25 µm. Ces relations sont résumées sur le tableau 2 ci-dessous :

27
Chapitre I : Le transistor MOS

Paramètre Expression Facteur d’échelle


physique
Dimensions W, L, Tox, xj 1/λ
Potentiels ΦG, ΦD 1/κ
Concentrations NA, ND
d’impuretés λ2/κ
Champ E
Electrique λ/κ
Capacités Cox, Cj 1/λ
Puissance ID.VDD 1/κ2
Tableau 2: Lois de réduction d’échelle d’après Baccarani [Baccarani '84].
De façon générale, le tableau 2 montre qu’il ne suffit pas de diminuer les dimensions
géométriques du transistor (L et W) mais aussi les dimensions des couches technologiques de
celui-ci : oxyde de grille, jonctions source et drain …etc. Par exemple, pour un transistor de
50nm de longueur de grille, l’oxyde de grille ne doit pas être plus épais que 1.2nm, ce qui ne
signifie que quelques monocouches de silice. Or une si fine couche d’isolant va fuir par effet
tunnel et ne jouera plus son rôle d’isolant. C’est pour cela notamment que pour des générations
encore plus avancées, le changement de la nature de l’oxyde de grille est envisagé pour aller
vers des matériaux à haute permittivité électriques (High K), comme l’oxyde d’Hafnium (HfO2)
qui permettront de garantir la même capacité d’oxyde mais avec des épaisseurs de la couche
d’oxyde plus grandes afin de limiter les fuites à travers l’oxyde. Ce type de transistors n’ont pas
fait l’objet d’étude de notre part mais il nous semble pertinent de parler de certaines solutions
envisagées pour des problèmes que notre étude soulèvera (voir § II.2.2).

I.4.1 : Origine des effets de canaux courts

Afin de comprendre l’origine des effets de canaux courts, nous reprenons ici une étude
proposée par T. Nguyen et J. Plummer [Nguyen '81].
L'équation de Poisson, qui donne l'évolution du potentiel dans la structure s'exprime par :
∂Ex ∂Ey
εsi ( x, y ) + εsi ( x, y ) = ρ ( y ) (37)
∂x ∂y
La composante verticale du champ électrique Ex provient principalement de l'électrode de
grille. La composante latérale Ey du champ électrique est originaire des jonctions de source et
de drain. On peut associer le premier terme de l'équation à une densité de charge de grille qNg et
le deuxième à une densité de charges de jonction qNj. La somme de qNg et qNj peut être
interprétée comme la densité de charge totale.
Dans le cas des transistors à canaux long, la composante transversale de champ Ey peut
être négligée. L'équation de Poisson se résume dans ce cas à sa forme unidimensionnelle :
qNg = ρ (38)
En réduisant les dimensions des transistors, la composante latérale du champ n’est plus
négligeable et le terme qNj ne peut plus être ignoré. La charge n’est alors plus contrôlée

28
Chapitre I : Le transistor MOS

uniquement par la grille. Comme la densité de charges de jonction est dépendante des
dimensions du transistor et des polarisations appliquées, la tension de seuil dépend également de
ces grandeurs.
La miniaturisation du canal change la distribution du potentiel qui passe d’une
distribution unidimensionnelle à une distribution bi-dimensionnelle. On voit donc que
l’approximation du canal graduel faite dans le cas des canaux longs n’est plus valable pour les
transistors MOS à canaux courts. Par la suite, nous allons décrire les principales conséquences
de cette distribution de potentiel bi-dimensionnelle.

I.4.2 : Effet du champ électrique sur la mobilité

La mobilité dépend des champs électriques longitudinal et transversal. C'est à dire la


mobilité dépend aussi de la polarisation appliquée entre le drain et la source ainsi que de celle
appliquée sur la grille. Plus on réduit les composants, plus l'impact de la composante
longitudinale du champ sur la mobilité augmente.
Pour des tensions Vds faibles on peut négliger l'effet du champ électrique longitudinal. Le
champ électrique transversal confine les électrons vers l'interface Si/SiO2. Les collisions en
surface déterminent une réduction de la mobilité. Pour décrire ce phénomène on utilise une
formule empirique :
µ no
µ *n =
1 + θ G (Vg − Vt )
(38)

où µ *n représente la mobilité corrigée seulement de l'effet de champ transversal, µ no la valeur


pour des champs transversaux faibles (Vg=Vt) et θG un paramètre empirique.
Le champ électrique longitudinal détermine une autre réduction de la mobilité. Pour des
valeurs importantes de champ longitudinal on obtient la saturation de vitesse moyenne des
porteurs. Cet effet apparaît vers le drain, où le champ atteint les plus grandes valeurs et
augmente avec la réduction de longueur du canal. Pour tenir compte de cet effet on utilise une
relation approchée de la vitesse des porteurs avec le champ électrique longitudinal.
µ n*
µn =
µ* (39)
1+ n Ey
vs
où µ n est la mobilité corrigée des effets de champ transversal et longitudinal, v s est la vitesse
moyenne de saturation des porteurs.
Pour des valeurs faibles de E y on obtient µ n ≈ µ*n et pour Ey important on obtient la
saturation de vitesse des électrons, c'est à dire µ n ≈ v s E y .
Dans une première approximation on peut écrire E y = Vds L , et la relation (39) devient :

µ no
µn =
1 + θ G (Vg − Vt ) + θ D (Vd − Vs )
(40)

où θ D = µ no (v s L ) ou bien considéré comme un paramètre empirique de la relation (40).

29
Chapitre I : Le transistor MOS

I.4.3 : Effet de la résistance série source - drain

La résistance de canal diminue avec la diminution de la longueur de canal. On ne peut


plus négliger l'effet de résistance série côté source et drain Rs et Rd respectivement. Cela conduit
en régime ohmique à une diminution de la tension effective appliquée entre la source et le drain
du transistor intrinsèque (Vd's') par rapport à la tension appliquée aux électrodes :
Vd's' = Vds − (R s + R d )I d (41)
Donc le courant de drain devient :
 G m (Vg − Vt ) 
Id =   Vds (42)
1 + G m (Vg − Vt )(R s + R d ) 
où G m = (Wµ o C ox ) L .

Vg

Rs Rd

Id
V’d Vd

Figure 10 : Schéma électrique équivalent du MOSFET - influence des


résistances séries de source et de drain
Par comparaison à un transistor idéal dans les mêmes conditions de polarisation, il y a une
diminution de courant de drain. Cet effet est mieux mis en évidence par la diminution de la
conductance de canal par rapport à celle du transistor idéal :
g 'o
go = (43)
1 + g 'o (R s + R d )
La conductance de canal est définie par : g o = dI d dVds .
Il est donc possible, en régime ohmique, si on connaît la résistance série source-drain de
calculer un courant de drain corrigé de l’influence de cette résistance série :
I
I d,cor =
Id (44)
1− (R s + R d )
Vd
Cette manipulation nous sera utile lorsque l’on calculera la mobilité effective à partir de
mesures capacitives pour des transistors ultracourts (voir § III.2.2 e)).

30
Chapitre I : Le transistor MOS

I.4.4 : Influence des zones de déplétion de source et de drain

L’approximation du canal graduel néglige les zones de déplétion source et drain Ws et


Wd. Cette condition qui peut s’écrire Ws+Wd << Lg, n’est plus valable lorsque la longueur de
grille Lg diminue et devient du même ordre de grandeur que Ws et Wd qui sont données par :
2.εs 2.εs
Wd = .(Vd + Vbi ) et W s = .Vbi (45)
q.Na q.Na

kT  Na.Nd 
où Vbi est la tension interne de jonction donnée par: Vbi = ln .
q  ni 2 

I.4.4 a) : Partage de charge

Une conséquence majeure du rapprochement des jonctions source et drain est la perte par
la grille du contrôle d’une partie des charges situées à sa verticale. C’est ce que l’on nomme
« partage de charge », ses répercussions sont importantes sur certains paramètres électriques,
nous discuterons principalement de la tension de seuil de charge.
Un transistor MOS est constitué de deux jonctions de part et d'autre de la grille: la
jonction source-substrat et drain-substrat. On discute le cas d'un transistor à canal de type n. Les
jonctions mentionnées sont maintenues bloquées par les polarisations appliquées. Soit le
substrat est au même potentiel que la source et seul le potentiel de diffusion Vbi de la jonction en
assure le blocage, soit Vb est négative par rapport à la source (jonction en inverse) pour
améliorer l'isolation électrique. La tension de drain est positive pour collecter les électrons du
canal. La jonction drain-substrat voit une chute de potentiel égale à Vd-Vb-Vbi. Toute
polarisation en inverse crée une zone de charge d'espace où la densité des porteurs libres est
négligeable. Plus la polarisation est élevée, plus la zone de désertion s'étend du côté le moins
dopé c'est-à-dire dans le substrat et sous la grille pour ce qui concerne la surface du silicium.
Lorsque les extensions des zones de désertion de jonction sont de l'ordre de grandeur de la
longueur de grille, la part de la surface du semiconducteur contrôlée par la grille diminue. La
charge positive du substrat P avant de former la couche d'inversion diminue ce qui se traduit par
une réduction de la tension de seuil.
En résumé, avec la réduction de la longueur de canal, la charge Q n'est plus contrôlée
seulement par tension de grille, mais une bonne partie est générée par les tensions appliquées
sur le drain et la source.

31
Chapitre I : Le transistor MOS

Vg

grille
grille Vd
L

xj
source xd
drain
L’

ZCE ZCE

Charges contrôlées Charges contrôlées


substrat par la grille : QBG par les jonctions : QBJ

Figure 11 : L'effet de canal court sur la charge de substrat QBT.


La partie de charge QBT contrôlée par la tension de grille est notée QBG et les deux parties
contrôlées par le drain et la source sont égales et notées QBJ (voir figure 11).
On peut alors écrire :
Q BG 1  L' 
= 1 +  (46)
Q BT 2  L
Pour des dispositifs à canal long, L' ≈ L et Q BG = Q BT . A la limite L' L << 1 on obtient :
Q BG = Q BT 2 (47)
Ce qui montre la réduction d'un facteur deux du facteur de substrat (lois d'échelle). Dans
le cas général, on utilise le modèle trapézoïdal et la tension de seuil s'écrit [Poon'73] :
  x   
12

W
1 −   1 + 2  − 1
j 
Vt = VFB + 2Φ f + K (2Φ f + Vs )
12
(48)
  L   x j  
  
12
 2ε  
où VFB=Φms-Qtot/Cox est la tension de bandes plates, W =  s (Vs + 2Φ f ) ,
 qN A  
(2ε s qN A )1 2
K= et Φ f est le potentiel de Fermi dont l’expression est :
Co

E i − E F k.T  Na 
Φf = = ln  (49)
q q  n i 
En développant en série la racine carré de l'équation (48), la simplification suivante est
obtenue [Merckel '77] :
Vt = VFB + 2Φ f + K (2Φ f + Vs )
12
(1 − θ B (Vs + 2Φ f )1 2 ) (50)

32
Chapitre I : Le transistor MOS

12
1  2ε 
avec θ B =  s  .
L  qN A 
En diminuant la longueur de grille, la partie de la charge contrôlée par les jonctions de
source et de drain devient non négligeable devant celle effectivement contrôlée par la grille, ce
qui induit une réduction de la tension de seuil. L’influence de Wd peut également être amplifiée
quand Vd augmente (voir relation (45)).
1,2

1
Tension de seuil (V)

0,8
W = 10µm
0,6 tox = 2nm

0,4

0,2

0
0,01 0,1 1 10
Longueur de grille (µm)
Figure 12 : Exemple d'effet de canal court sur la tension de seuil.
La figure 12 donne un exemple typique de l’effet du partage de charge sur la tension de
seuil. Par la suite nous parlerons plus générale d’effet de canal court ou SCE (Short Channel
Effect) lorsque nous étudierons la variation de la tension de seuil avec la longueur de grille.

I.4.4 b) : Effet de canal étroit

En tenant compte de l'effet de la diminution de largeur de canal on obtient une


augmentation de la tension de seuil par l'effet d'accroissement de la charge QB qui se trouve
sous les zones d'isolation en bord du canal (voir figure 13). L'accroissement de la tension de
seuil est directement proportionnelle à l'augmentation de l'aire transversale de la zone désertée
(W × L ) . Donc l'équation (48) devient [Merckel '77] :

Vt = VFB + 2Φ f + k (Vs + 2Φ f )
12
(1 − θ B (VS + 2Φ f )1 2 )1 + π
xd 
2 W
 (51)

33
Chapitre I : Le transistor MOS

Vg

Isolation Isolation
latérale grille latérale
W
xd xd
xd

Charges contrôlées Charges supplémentaires


substrat par la grille contrôlées par la grille

Figure 13 : L'effet de canal étroit sur la charge contrôlée par la grille.

Donc, en diminuant la largeur de grille, nous obtenons une augmentation progressive de


la tension de seuil (voir figure 14).

0,5
L = 50nm
0,4 tox = 2nm
Tension de seuil (V)

0,3

0,2

0,1

0
0,1 1 10
Largeur de grille (µm)

Figure 14 : Exemple d'effet de canal étroit sur la tension de seuil.

I.4.5 : Effet DIBL

A forte polarisation de drain (Vd>Vd,sat), un autre phénomène devient important : c'est


l'effet DIBL (pour Drain Induced Barrier Lowering). Il se traduit par une réduction de la hauteur
de barrière source/substrat à fort Vd induisant également une diminution de la tension de seuil. Il
en résulte une augmentation du courant de drain avec la tension de drain en régime de
saturation. L’effet d’abaissement de la barrière de potentiel induit par le drain a été largement
étudié durant les dernières décennies [Grotjohn' 84, Deen' 92, Fikry' 94]. Cependant, il est
toujours d’actualité en raison de la réduction constante des dimensions des dispositifs.
Dans les MOSFETs à canal court, les zones de diffusion de source et de drain sont
proches ce qui entraîne une pénétration importante du champ électrique du drain vers la source.

34
Chapitre I : Le transistor MOS

La barrière de potentiel à la source peut donc être réduite en raison de cette influence du drain.
La figure 15 illustre ce phénomène [Chamberlain '86]. L’importance de cet effet dépend, bien
sûr, de la longueur de canal mais également de la profondeur de jonction ou encore du dopage.
La conséquence de l’abaissement de la barrière de potentiel de la source est une injection
d’électrons de la source entraînant une augmentation du courant de drain.
Dans le modèle de Grotjohn et al [Grotjohn '84], il a été établi que l’augmentation du
potentiel de surface, au premier ordre, peut être reliée à la polarisation de drain par la relation
∆ψs=BVds, où B est le coefficient de DIBL donné par :
ε si t ox 1 1 
B=  L − L*  pour L<L* et B=0 pour L> L* (52)
ηε ox  
où εsi et εox sont les permittivités respectives du silicium et de l’oxyde de grille, η est un
paramètre géométrique, L est la longueur du canal, et L* une longueur du canal en dessous de
laquelle le perçage devient apparent.

Figure 15 : Schéma de la barrière de potentiel le long du canal [Chamberlain ’86].


Le DIBL peut être aussi modélisé au niveau électrique par une réduction de la tension de
seuil en fonction de la tension appliquée sur le drain. La relation courante a été proposée par
Grotjohn et al. [Grotjohn '84] :
Vt = Vto − λVd (53)
où Vt0 est la tension de seuil pour Vd proche de zéro.
Le paramètre λ est le paramètre de DIBL sont relié au coefficient B par [Jomaah '95] :
C ox + C d
λ=B (54)
C ox
Ce modèle présente l’avantage de déterminer le paramètre DIBL λ sans avoir à ne
mesurer une tension de seuil, évitant de la sorte les incertitudes dues à la définition de Vt. Ainsi,
le DIBL est alors caractérisé par la variation de la tension de seuil selon la relation (53) et pour
le mesurer, il suffit donc de mesurer le décalage ∆Vt.
Le courant Id est une fonction de Vd et de (Vg–Vt) de la faible jusqu'à la forte inversion. Il
est facile de retrouver [Fikry '94] :

35
Chapitre I : Le transistor MOS

∂I d dVt
g d = g do + = g do + λg m (55)
∂Vt dV d
où g do est la conductance de sortie en l'absence de DIBL et g m est la transconductance.
Dans la région de saturation g do s'annule, et l'équation (55) devient :
g dsat = λg msat (56)
où g msat est la transconductance en régime de saturation.
L'équation précédente montre que le rapport de la conductance de sortie à la
transconductance en régime de saturation doit mettre en évidence un plateau, qui permet
d'extraire la valeur de λ.
Pour illustrer l’effet du DIBL sur les caractéristiques Id-Vg, il suffit de faire deux mesures,
l’une en régime ohmique (Vd<<Vd,sat) et l’autre en saturation (Vd>Vd,sat) :
1.10
−4
3.552 ×10
1 .10-3
3

1.10
1 .10-4
4
Vd = 50mV
Vd = 1V
Courant de drain (A)

1.10 -55
1 .10

〈 0〉
IDa
1.10
1 .10-6
〈 0〉
6

IDb

〈 9〉
IDa
1.10 . -77
〈 9〉 1 10
IDb

1.10
1 .10-8
8
L=50nm L=1µm

1.10
1 .10-9
9

− 10
1.10
10 1 .10 -10
10
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
0 0 0,1 0,2 0,3 0,4 0,5
Vgd 0,6 0,7 0,8 0,9 1
0.99

Tension de grille (V)

Figure 16 : Courant de drain en fonction de la tension de grille pour un transistor long (L=1µm) et
un transistor ultracourt (L=50nm) à faible (50mV) et forte (1V) polarisation de drain.
La figure 16 montre bien que pour un transistor court, la tension de seuil est plus faible à
forte qu’à faible polarisation de drain, donc si on se place à une valeur de Vg fixe, le DIBL
entraîne une hausse du courant.

I.4.6 : Perçage

Pour des tensions de drain élevées, les zones de déplétion de part et d’autre du canal
peuvent se toucher, dans ce cas Ws + Wd = Lg. Cette situation extrême porte le nom de perçage
(punchthrough en anglais). Les porteurs majoritaires de la source (les électrons dans le cas d’un
transistor MOS de type N) peuvent être injectés directement dans le canal entièrement déplété et
collectés par le drain.
Le phénomène est essentiellement lié à la hauteur de la barrière de potentiel entre la
source et le drain à travers le volume du substrat. Il est fortement dépendant de l'extension des
régions de déplétion sous le canal. Le punchthrough peut être minimisé par un dopage adéquat

36
Chapitre I : Le transistor MOS

du canal susceptible de favoriser l'augmentation de la barrière de potentiel source substrat, par


exemple par une implantation de canal rétrograde, ou en élaborant une technologie ground
plane [Skotnicki '96]. Le punchthrough est essentiellement un courant de diffusion qui prend la
forme générale suivante [Hsu '83, Skotnicki '88] :
 q (Φ b + Vb )    qV d 
I PT = I o exp   1 − exp−  (57)
 kT   kT 
où Φb est la barrière de potentiel interne source substrat, Io une constante caractéristique du
courant inverse de saturation de la jonction source substrat.

I.4.7 : Effets de porteurs chauds [Chung ’90]

Les porteurs acquièrent de l'énergie grâce au champ électrique et en dissipent une partie
au réseau cristallin par des collisions sur les phonons acoustiques et optiques. Lorsque le champ
électrique longitudinal augmente, les porteurs gagnent plus d'énergie qu'ils n'en dissipent. En
utilisant une distribution Maxwellienne, on peut dire que Tp > Tr , où T p est la température
correspondant aux porteurs et Tr la température thermique du réseau. Donc, sous l'action du
champ électrique longitudinal les porteurs peuvent devenir des porteurs "chauds".
Le champ électrique et ainsi les effets des porteurs chauds seraient plus grands avec
l'augmentation de potentiel entre drain et source et/ou avec la réduction du canal.
Une des conséquences principales des effets de porteurs chauds est la génération de paires
électron-trou (voir figure 17). Ce phénomène se produit lorsque les électrons ou les trous ont
une énergie suffisante pour ioniser par impact les atomes du réseau. Nous pouvons distinguer
deux stades d'ionisation par impact. L'ionisation primaire dont les porteurs du canal sont
responsables : les trous générés vont constituer le courant de substrat alors que les électrons
seront collectés par le drain (dans le cas d'un nMOSFET). Et l'ionisation secondaire pour
laquelle une partie des porteurs créés par ionisation primaire constitue la source de cette
ionisation secondaire. Un courant de grille en est issu.
Vg

Vs Vd

n+ n+

Vb < 0
Ig

e- e-
Io n isa tio n
h+ p rim aire
h+
Io n is atio n
Isu b se co n d a ire

Figure 17 : Diagramme illustrant les mécanismes d'ionisation par impact dans un MOSFET.

37
Chapitre I : Le transistor MOS

La compréhension des mécanismes d'ionisation par impact est nécessaire pour évaluer les
situations de dégradation maximale due aux porteurs chauds selon deux principaux critères : la
structure technologique et la polarisation de cette structure.

I.5 : Solutions technologiques


Afin de limiter les effets néfastes dus à la miniaturisation des dispositifs présentés
précédemment (voir § I.4), nombre d’ajouts technologiques sont aujourd’hui couramment
employés dans les technologies les plus avancées. Nous en présenterons trois qui aujourd’hui
sont standardisés.

I.5.1 : Siliciuration source et drain

Aux faibles longueurs de grille, la résistance source-drain influe sur le courant de drain
comme nous l’avons expliqué au paragraphe I.4.3. Afin d’enrayer la baisse du courant de drain
qui en résulte, on peut chercher à diminuer la valeur des résistances d’accès source et drain.
Pour cela, on siliciure les accès source et drain pour les métalliser et ainsi diminuer la valeur de
leur résistance carrée. Pour cela on peut utiliser plusieurs alliages à base de Silicium : parmi les
premiers utilisés il y eu le Siliciure de Titane (TiSi2), puis le Siliciure de Cobalt (CoSi2) alors
que les dernières générations de transistors s’orientent plutôt vers le Siliciure de Nickel (NiSi).

Figure 18 : Formation du TiSi2 dans un procédé CMOS afin de siliciurer les accès source et drain
[Skotnicki ’2000].
La figure 18 donne un exemple de siliciuration en utilisant du siliciure de Titane (TiSi2).
Elle procède en quatre étapes [Skotnicki’2000] :
• Pulvérisation du Titane.
• Recuit sous Azote (formation du TiSi2 par réaction avec le Silicium et de TiN aux
endroits dépourvus de Silicium).

38
Chapitre I : Le transistor MOS

• Retrait sélectif du TiN.


• Recuit final ayant pour objectif la réduction la réduction de la résistivité du TiSi2.
Un autre avantage majeur de la siliciuration est de pouvoir shunter les grilles duales N+P+
lorsque l’on utilise ce type de grille.

I.5.2 : Extensions LDD

Au paragraphe I.4.7 ont été présentés les effets de porteurs chauds. Rappelons qu’à forte
polarisation de drain, se forme une ionisation par impact primaire et secondaire qui crée des
défauts dans l’oxyde près du drain provoquant une baisse de la transconductance car ces défauts
dégradent la mobilité des porteurs. Ce phénomène entraîne un vieillissement prématuré du
transistor affectant donc sa fiabilité. Pour limiter ce phénomène, des extensions LDD (Lightly
Doped Drain) sont aujourd’hui couramment utilisées.

Figure 19 : Formation des extensions LDD dans un procédé CMOS [Skotnicki ’2000].
Les extensions LDD sont des extensions des zones source et drain sous la grille mais avec
un dopage plus faible. La figure 19 en montre les étapes technologiques.
Les extensions LDD permettent une réduction du champ électrique effectif maximal coté
drain. Comme les extensions LDD ont une résistivité assez importante, le champ latéral ne
chute pas à zéro au bord du LDD comme pour une jonction profonde HDD, mais se répartit tout
au long du LDD. Ainsi la différence de potentiel entre le point de pincement du canal et la
jonction [Skotnicki ’2000] est de V d − 0,5 E max L N − − Vd , sat , LN- étant défini sur la figure 19, au
lieu de V d − Vd , sat dans le cas d’une jonction profonde HDD. Le champ électrique maximal
s’écrit donc en fonction de celui sans extensions LDD comme suit :
 1 LN − 
E max, LDD ≈ E max 1 −  (58)
 2 λ 0 

39
Chapitre I : Le transistor MOS

ε Si
où λ 0 = t ox x j .
ε ox
Il en résulte que la diminution de l’énergie des porteurs est d’autant plus efficace que la
taille des extensions LDD (LN-) se rapproche de λ0.
Mais l’utilisation d’extensions LDD rajoute une composante aux résistances d’accès
source et drain. C’est pour cette raison que l’on trouve parfois la dénomination « extensions
MDD » pour Medium Doped Drain, ce sont des extensions LDD un peu plus dopées pour éviter
de trop augmenter la résistance série source-drain.

I.5.3 : Poches de surdopage

Le paragraphe I.4.4 a) a montré comment l’effet de partage de charge entraînait une


diminution de la tension de seuil avec la réduction de la longueur de grille. Pour palier la perte
de charge contrôlée par la grille, une idée serait d’implanter des zones plus fortement dopées
que le substrat, que l’on appelle poches, près de la source et du drain. En effet, lorsque l’on va
rapprocher la source et le drain le surplus de charge présents dans ces poches va compenser les
charges perdues pour la grille à cause des jonctions source-substrat et drain-substrat.
Vg

grille
grille Vd
L

xj
source drain

substrat ZCE

Charges des poches Charges contrôlées Charges contrôlées


de surdopage par la grille par les jonctions

Figure 20 : Effet des poches de surdopage sur le partage de charge.


La figure 20 reprend la figure 11, qui expliquait le partage de charge, en y rajoutant des
poches de surdopage. Sur cette figure, on s’aperçoit donc que les poches sont là pour compenser
les charges passées sous le contrôle des jonctions lorsqu’on a diminué la longueur de grille.

40
Chapitre I : Le transistor MOS

1,2
W = 10µm
tox = 2nm
1

Tension de seuil (V)


0,8

0,6

0,4 Sans poches


Avec poches
0,2

0
0,01 0,1 1 10
Longueur de grille (µm)

Figure 21 : Exemple de l’effet des poches de surdopage sur la tension de seuil.


La figure 21 montre un exemple de comparaison de la variation de la tension de seuil avec
la longueur de grille dans le cas de dispositifs avec et sans poches. Ainsi, pour le transistors long
(L=10µm), il n’y pas de différence de valeur car le surplus de charge est négligeable devant la
charge totale de la zone désertée contrôlée par la grille. Si on diminue la longueur de grille, on
remarque une légère augmentation de la tension de seuil, celle-ci est due au surplus de charge
apporté par les poches qui entraîne une hausse de la charge désertée contrôlée par la grille donc
une hausse de la tension de seuil. On parle dans ce cas d’effet de canal court inverse ou RSCE
(Reverse Short Channel Effect) en anglais. Lorsque le partage se charge commence à se
manifester (ici à L≈0,25µm) les deux phénomènes entre en compétition ce qui maintient la
tension de seuil à peu près constante jusqu’au plus faible longueurs de grille. Le tout est de
choisir la bonne dose d’implantation des poches ainsi que leur énergie d’implantation (donc leur
profondeur) pour arriver à maintenir une tension de seuil identique quelque soit la longueur de
grille (cette valeur étant fixée pour les transistors long à la première implantation Vt). Pour
remarque ces poches peuvent rester localisées là où elles ont été implantées ou bien diffuser
vers l’oxyde et les jonctions source-drain (ce qui est souvent le cas des nMOS car on utilise du
Bore et cet élément diffuse facilement), nous parlons alors de « halos » de surdopage, mais le
terme « poches » est plus général et c’est celui le plus souvent utilisé dans ce mémoire.

I.5.4 : Synthèse.

Si on combine ces trois ajouts technologiques, nous pouvons alors garder une architecture
en Silicium massif classique garantissant de bonnes performances électriques jusqu’à des
longueurs de grille décananométriques.

41
Chapitre I : Le transistor MOS

Extensions Siliciuration
LDD
Grille des accès

Source Drain
Poches de
surdopage

Substrat
Figure 22 : Effet des poches de surdopage sur le partage de charge.
La figure 22 schématise un transistor MOS Silicium massif optimisé pour des longueurs
de grille inférieures à 100nm qui utilise les trois types d’ajouts présentés précédemment. Ce
n’est pas un hasard si nous avons présenté ces trois ajouts là car c’est notamment ce genre de
dispositifs qui ont été étudiés en terme de transport électrique au cours de cette thèse. Il existe
aussi d’autres façon de faire plus originales pour contrecarrer les effets de canaux courts, et
nous avons notamment étudié deux d’entre elles que nous présenterons à part au chapitre
suivant (voir § II.3 et § II.4).

I.6 : Méthode « Fonction Y » d’extraction de paramètres


Après avoir présenté les équations de base des transistors MOS et après avoir décri les
effets de canaux courts, il convient d’expliquer comment il est possible de remonter aux
différents paramètres que nous avons défini précédemment comme la tension de seuil ou bien
la mobilité à partir de mesures électriques, c’est ce que l’on appelle l’extraction de
paramètres. Elle se fait principalement à partir de mesures courant-tension pour les transistors
MOS. Et cela grâce à nombre de méthodes telles que « Shift&Ratio » [Taur’92], « Mc Larty »
[McLarty’95], « Hamer » [Hamer ’86] ou bien encore « Fonction Y » [Ghibaudo’88].
Dans ce mémoire sera présentée en détail la méthode «Fonction Y» que nous avons
utilisée préférentiellement au cours de cette thèse. Le challenge principal de notre étude a été
d’adapter cette méthode pour des transistors sub-0,1µm afin d’extraire correctement leurs
paramètres électriques. En effet, au départ rien ne laisse supposer que les méthodes
d’extraction conventionnelles imaginées pour des transistors longs ne soient plus valables
pour des transistors ultracourts. Néanmoins on peut intuitivement douter de l’exactitude et de
la pertinence des résultats obtenus lorsque les dimensions des transistors sont si agressivement
réduites. De plus, il n’est pas invraisemblable de penser que les ajouts technologiques utilisés
pour garder de bonnes performances en courant à de si petites dimensions tels que les poches
de surdopage ou bien les extensions LDD aient des répercutions inattendues sur certains
paramètres électriques critiques tels que la mobilité. Tout cela sera discuté au chapitre suivant,
pour l’instant présentons la méthode « Fonction Y » classique en commençant par un état de
l’art dans ce domaine.

42
Chapitre I : Le transistor MOS

I.6.1 État de l’art

L’extraction de paramètres électriques se fait principalement à base de mesure du


courant de drain en fonction de la tension de grille en régime ohmique (Vd<<Vd,sat). Dans ce
cas, le courant de drain s’écrit (voir relation (18)) en forte inversion (Vg>>Vt) :
W V g − Vt
I d = µ0 C ox Vd
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
2 (59)
L

W
Avec θ 1 = θ 1, 0 + µ0 C ox R sd (60)
L
A partir de cette expression plusieurs méthodes existent pour remonter aux paramètres
électriques tels que Vt, µ0, θ1, θ2 …etc

I.6.1 a) : Méthode Shift&Ratio

La méthode Shift&Ratio [Taur ’92] se base sur le calcul de la résistance totale R du


transistor MOS. Cette résistance est composée des résistances d’accès de source (Rs) et de
drain (Rd) et de la résistance du canal.
Vg

Rs Rd

Id
V’d Vd

Figure 23 : Schéma d’un MOSFET avec ses résistances d’accès.


A partir d’un schéma simple de la résistance totale d’un MOSFET (voir figure 23), on
obtient :
L (1 + θ 1, 0 (V g − Vt ) + θ 2 (V g − Vt ) )
2
V
R = d = R sd + Rc = R sd + (61)
Id W µ0 C ox (V g − Vt )
Vd'
avec R sd = R s + Rd la résistance série source-drain et Rc = la résistance du canal
Id
d’inversion.
L’équation (60) peut alors se réécrire sous la forme :
R (V g ) = R sd + Lf (V g −V t ) (62)
avec f(Vg-Vt) une fonction dépendant uniquement de la différence entre la tension de grille et
la tension de seuil.

43
Chapitre I : Le transistor MOS

En dérivant l’équation (61) par rapport à la tension de grille et en considérant que la


résistance série source-drain Rsd ne dépend pas de la tension de grille, nous obtenons :
dR df (V g − Vt )
S (V g ) = =L (63)
dV g dV g
La figure 24 donne un exemple de courbes obtenues pour le courant de drain, la
résistance totale et sa dérivée par rapport à la tension de grille en fonction de la tension de
grille pour une batterie de transistor à grille et source commune de même largeur de grille
égale à 10µm.
1.10
−4
1 .10-3
3
1.10
1 .1010
10
10

1.34 ×10 10
L : 10µm à 50nm
1.10
1 .10-4
4 1.10
1 .109
9
L : 10µm à 50nm

R : Résistance totale (Ω)


L=50nm
1.10
1 .10-5
1.10
1 .108
8
Courant de drain (A)

1.10
1 .107
7

1.10
1 .10
-66

L=10µm 1.10
1 .106
6

1.10
1 .10-7
7

ID0a R 1.10
1 .105
5

1.10
1 .10-8
8 L=10µm
1.10
1 .104
4

1.10
1 .10-9
9

1.10
1 .103
3

1.10
1 .10 -10
10 L=50nm
1.10100
2

1.10
1 .10
-11
11
1.10110
− 12
6.224 ×101.10
1 .10 -12
12
0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
1.10
1 01
0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
-0,2
− 0.2
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4 1,6
1.48
-0,2
− 0.2
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4 1,6
1.48

Tension de grille (V) Tension de grille (V)


1.10
1 .1010
10
S : Dérivée de la résistance totale (A-1)

10
10

1.10
1 .109
9
L : 10µm à 50nm

1.10
1 .10 88

1.10
1 .107
7

1.10
1 .106
6

1.10
−S 1 .105
5

L=10µm
1.10
1 .104
4

1.10
1 .103
3

L=50nm
1.102100

1.10110

1.10
1 01
0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
-0,2
− 0.2
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4 1,6
1.48

Tension de grille (V)


Figure 24 : Exemple de courant de drain (a), de résistance totale (b) et de sa dérivée (c) en fonction de la
tension de grille pour des nMOSFETs à Vd=10mV de longueur de grille variable.
A partir des courbes S(Vg) sont déduites la tension de seuil et la longueur de grille
effective. Pour cela, est défini le rapport r entre la fonction S d’un transistor long servant de
référence et la fonction S d’un transistor court décalée, d’où le terme « Shift », d’une valeur δ
en tension de grille :
S long (V g )
rL (V g ) = (64)
S L (V g − δ )
Le but est de trouver la valeur de δ pour laquelle ce rapport r est constant sur toute la
plage de tension de grille choisie qui se situe généralement en forte inversion. Pour cela on
définit une variance pour ce rapport r à partir de sa valeur moyenne <r> prise sur la plage de
tension de grille choisie :
< σ r2 >=< r 2 > − < r > 2 (65)

44
Chapitre I : Le transistor MOS

Puis on calcule cette variance en fonction de δ. Alors la valeur de δ pour laquelle cette
fonction est minimale sera la valeur exacte du décalage entre la tension de seuil du transistor
long et celle du transistor court. Ainsi, il suffit d’extraire préalablement la tension de seuil du
transistor long pris comme référence, puis d’appliquer cette méthode pour chaque transistor
de longueur de grille plus courte afin d’obtenir la tension de seuil de chaque transistors.
Pour ce qui est de la longueur effective, elle sera égale au quotient de la longueur de
grille du transistor long avec la valeur moyenne du rapport r, d’où le terme « Ratio », prise
pour la valeur de δ minimisant sa variance.
Vt = Vt ( Llong ) − δ (min(< σ r2 >) (66)
Llong
Leff =
S long (V g ) (67)
< >
S L (V g − δ (min(< σ r >))
2

Les autres paramètres sont extraits par d’autres méthodes, cette méthode est centrée sur
l’extraction de la longueur de grille effective.
Plusieurs limitations existent pour cette méthode. En premier lieu, la dépendance de
cette méthode à la plage de tension de grille choisie. En effet, la façon générale est de choisir
les valeurs de Vg en forte inversion car si on incluait la faible inversion dans le calcul de la
variance du rapport r nous serions sensibles à la variation de la pente sous le seuil entre le
transistor court et le transistor long de référence. Mais même en restant uniquement en forte
inversion, le calcul de la variance du rapport r est très sensible. Donc, selon la tension de
grille de départ, les résultats peuvent varier significativement ce qui conduit à ce que
l’extraction de la tension de seuil soit sensible à la fenêtre de tension de grille choisie pour le
calcul.
De plus, l’extraction de la longueur de grille présuppose que la valeur moyenne du
quotient r est égale au rapport des longueurs effectives des transistors. Or ceci est valable si et
seulement si la mobilité à bas champ µ0 est la même quelque soit la longueur de grille du
transistor. Or, cette hypothèse peut être mise à mal pour certains types de transistors
notamment les transistors sub-0.1µm (voir Chapitre II).
Au final, la méthode Shift&Ratio est une méthode peu sensible au bruit, car elle ne fait
intervenir qu’une dérivée, et qui permet d’extraire efficacement la tension de seuil et la
longueur de grille effective, mais présentant néanmoins quelques limitations.

I.6.1 b) : Méthode McLarty

La méthode McLarty [McLarty ‘95] se base sur deux dérivées successives de l’inverse
du courant de drain par rapport à la tension de grille afin d’extraire précisément les deux
facteurs d’atténuation de mobilité ainsi que la tension de seuil et la mobilité à bas champ. En
partant de l’équation (59), nous obtenons alors :
∂  1  1  −1 

  = + θ (68)
∂V g  I d  A  (V g − Vt ) 2 
2

et
∂2  1  1 2
2 
  = (69)
∂V g  I d  A (V g − Vt )
3

Avec A = C oxVd µ0 W L .

45
Chapitre I : Le transistor MOS

En prenant l’inverse de la racine cubique de l’équation (69), que nous appellerons


fonction Mc par la suite, nous obtenons :
1
− 1
 ∂ 2  1  3  2  −3
Mc(V g ) =     =   (V g − Vt ) (70)
 ∂V 2  I d    A 
 g 
Ainsi, en traçant l’inverse de la racine cubique de la dérivée seconde de l’inverse du
courant de drain par rapport à la tension de grille en fonction de la tension de grille, on obtient
une droite en forte inversion dont la pente nous donne le facteur A, dont on déduit la mobilité
à bas champ, et dont l’intersection avec l’axe des abscisses nous donne la tension de seuil
(voir figure 25).
3.10
0.028
-2
0.03
1
− 1
 2 1  3 −
d    3

 Id   
2,5.100.025
-2
Mc(Vg ) =   =
2
 (V g − Vt )
W µ C V
2
 dVg  
 
Fonction Mc (A1/3V2/3)

   L
0 ox d

2.100.02
-2  Vd 
pour •Vd <<Vd,sat
•Vg>>Vt
1,5.10〈 4〉 -2
diff2 0.015 SMc µ0
1.100.01
-2

5.100.005
-3

Vt
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
00 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4
1.25

Tension de grille (V)


Figure 25 : Schéma d’illustration de la fonction Mc en fonction de la tension de grille.
Pour extraire ensuite le second facteur d’atténuation de mobilité il faut tracer la dérivée
de l’inverse du courant de drain par rapport à la tension de grille en fonction de l’inverse de la
différence entre la tension de grille et la tension de seuil (extraite précédemment) au carré
(voir figure 26).
3.10
2 .10-2
200000
5

1  
d  
Id 2 1 
− =  −θ2 
 (Vg − Vt )
2,5.10-2  
W µ C V
2
dVg 
 0 ox d 
 L 
5
1.5 .10
- (d(1/Id)/dVg (A-1V-1)

Vd
2.10-2
pour •Vd <<Vd,sat
1,5.10
( − diff)
〈 4〉 1 .10-2
5
•Vg>>Vt

1.10-2
5 .10
4
θ2 S µ0
5.10-3

00 0
0 2 4 6 8 10 12 14 16 18 20
0
0 2 4 6 8 10
xx
12 14 16 18 20
20

1/(Vg-Vt)2 (V-2)
Figure 26 : Schéma d’illustration de l’extraction du second facteur d’atténuation de mobilité.
En ayant extrait le second facteur d’atténuation de mobilité θ2, ainsi que la tension de
seuil et la mobilité à bas champ, il est simple d’en déduire le premier facteur d’atténuation de
mobilité θ1 en utilisant l’équation (59) :

46
Chapitre I : Le transistor MOS

1  W V g − Vt  
θ1 =  µ0 C oxVd  − 1 − θ 2 (V g − Vt ) 2  (71)
V g − Vt L I d  
Il est à souligner que la mobilité à bas champ est préférentiellement extraite à partir de
la première dérivée de l’inverse du courant de drain car celle-ci est moins bruitée que sa
dérivée seconde.
Pour ce qui est des longueurs et largeurs effectives, il suffit d’utiliser plusieurs
transistors de géométrie variables et de tracer le paramètre A en fonction de la longueur et de
la largeur de grille, les valeurs en zéro nous donne la différence entre les longueurs et largeurs
dessinées et les longueurs et largeurs effectives. Néanmoins, cette méthode présuppose une
invariance de la mobilité à bas champ avec la réduction des dimensions.
L’avantage principal de cette méthode est qu’en utilisant les dérivées de l’inverse du
courant de drain, on supprime l’influence de la résistance série source – drain Rsd ; en effet les
équations (68) et (69) ne dépendent pas du premier facteur d’atténuation de mobilité θ1 qui
W
contient la résistance série source-drain : θ 1 = θ 1, 0 + µ0 C ox R sd . Ceci est un avantage certain
L
surtout pour les transistors ultra courts où, comme le montre l’équation précédente, la
résistance série va influencer plus fortement la mobilité effective via le premier facteur
d’atténuation de mobilité.
Le principal défaut de cette méthode est le bruit induit par une dérivée seconde sur
l’inverse du courant de drain. En effet la fonction Mc(Vg) est en général très bruitée et seul un
lissage artificiel permet d’extraire des valeurs correctes de tension de seuil. De plus,
l’extraction du second facteur de mobilité va dépendre fortement des valeurs extraites de
tension de seuil, ce qui introduit une incertitude supplémentaire. De même, par effet domino,
le calcul du premier facteur d’atténuation de mobilité, qui lui dépend des valeurs de Vt, µ0 et
θ2 extraites précédemment, va comporter une incertitude encore plus importante.
Au final, « Mc Larty » est une méthode efficace pour extraire les paramètres électriques
notamment pour les transistors ultracourts mais elle peut induire une assez grande incertitude
sur leurs valeurs extraites.

I.6.1 b): Méthode Hamer

La méthode Hamer [Hamer’86] se base aussi sur l’équation (59) et n’est en fait qu’un
ajustement mathématique des courbes Id-Vg en régime ohmique expérimentales via quatre
paramètres : Vt, µ0, θ1 et θ2 directement à partir de cette expression du courant de drain. En
fait, il suffit de programmer une fonction d’erreur entre l’équation (59) avec 4 variables libres
(Vt, µ0, θ1 et θ2) et les valeurs mesurées du courant de drain, puis de faire tourner une
procédure de minimisation de cette fonction erreur qui ajuste automatiquement les 4 variables
à notre disposition (Vt, µ0, θ1 et θ2), par exemple en utilisant un algorithme de régression non-
linéaire de type Levenberg-Marquardt.
Néanmoins, il faut avoir une fenêtre de calcul en forte inversion, en règle générale la
tension de grille minimale est prise au maximum de la transconductance à laquelle on ajoute
100mV pour se retrouver au-delà du point d’inflexion de la transconductance dans sa partie
convexe en forte inversion (voir figure 27) :

47
Chapitre I : Le transistor MOS

1,8.10
1.8 .10 -4
4
1,2.10-4
Courant de drain, Transconductance (A)(S)
−4 −4
1.697 ×10 1.2 ⋅10
W V g − Vt
Id = µ0 C ox Vd
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
1,6.10
1.6 .10 -4
4
Zone d’ajustement 2
L
1,4.10
1.4 .10 -4
4 1,1.10
1.1 .10-4
4

Courant de drain (A)


ajustement
1,2.10
1.2 .10 -4
4

mesure
1.10
1 .10-4
4

paramètres
Id10
〈 2〉 1.10
1 .10 -4
4

y
〈 2〉
d’ajustement
gmd10      →
8.10-55
8 .10 F ( x , A , B , C , D)

9.10 -55
9 .10

6.10
6 .10 -5
5

données paramètres

4.10
4 .10 -5
5
W = 10 µm µ0 = 176 cm2 V-1 s-1
L = 50 nm Hammer Vt = 0,402 V
8.10
8 .10-5
5

2.10
2 .10 -5
5 tox =2,2 nm θ1 = 1,99 V-1
Vd = 10mV θ2 = 0,13 V-2

00 0
−5

0
0
0 0.2
0,2
0.4
0,4
0.6
0,6 Vg
0.8
0,8 1
1 1.2
1,2
1.4
1,4
1.3
7.10
7.232 ×10 7 .10-5
5
0.7 0.8 0.9 1 1.1 1.2
0.7
0,7 0,8 0,9 x
1 1,1 1,2 1,3
1.3
Tension de grille (V)
Tension de grille (V)
Figure 27 : Illustration de la méthode Hamer pour un nMOSFET ultracourt (L=50nm).
La figure 27 illustre la méthode pour un transistor ultracourt. Les valeurs obtenues
semblent raisonnables compte tenu des informations technologiques en notre possession sur
ce type de transistor.
L’avantage majeur de cette méthode est son extrême simplicité à être programmée. Le
point crucial est d’avoir suffisamment de points dans la fenêtre de mesure et bien sûr d’avoir
une procédure de minimisation efficace. C’est notamment pourquoi cette méthode est utilisée
préférentiellement pour des tests systématiques notamment en milieu industriel.
Par contre, elle a plusieurs inconvénients majeurs. Le premier est quelle dépend de la
fenêtre de mesure que l’on choisit. Ainsi, si on a plusieurs transistors dont on sait par avance
qu’ils auront des tensions de seuil décalées (effet de canaux courts ou étroits), il faut adapter
le départ de la mesure par rapport à la courbe de transconductance de chaque transistor ; ceci
se fait en rajoutant une procédure automatique. Mais même avec cette procédure, nous serons
dépendant du décalage choisi à la valeur de tension de grille pour laquelle la transconductance
est maximale. En effet, pourquoi prendre 100mV plutôt que 50mV ou 200mV ? Cela reste
arbitraire et selon notre choix, l’ajustement automatique donnera des valeurs différentes pour
les quatre paramètres à ajuster.
Mais le défaut le plus rédhibitoire de cette méthode est sa forte dépendance aux valeurs
initiales des paramètres ajustables que l’on injecte dans la procédure de minimisation, comme
indiqué dans le tableau de la figure 28 :
Choix A Choix B Choix C
paramètres initiaux finaux initiaux finaux initiaux finaux
µ0 (cm2 V-1 s-1) 175 176.338 200 201.824 240 233.997
V t (V) 0.4 0.402 0.4 0.432 0.5 0.474
θ1 (V-1) 2 1.995 2.5 2.466 2.8 2.938
θ2 (V-2) 0.1 0.128 0.1 0.088 0.5 0.194

48
Chapitre I : Le transistor MOS

1,2.10
−4
1.2 ⋅10
-4

Choix A
1,1.10
1.1 .10-4
4
Choix B
Choix C

Courant de drain (A)


mesure
1.10
1 .10-4
4

y
    →
F ( x , A , B , C , D)

9.10 -55
9 .10

W = 10 µm
L = 50 nm
tox =2,2 nm
8.10
8 .10-5
5
Vd = 10mV

−5
7.10
7.188 ×10
7.232 7 .10-5
5
0.7 0.8 0.9 1 1.1 1.2
0.7
0,7 0,8 0,9 1
x
1,1 1,2 1,3
1.3

Tension de grille (V)


Figure 28 : Illustration de la dépendance aux paramètres initiaux de la méthode Hamer pour un
nMOSFET ultracourt.
La figure 28 illustre ce défaut de la méthode Hamer. En effet, selon les valeurs initiales
choisies, les valeurs ajustées finales vont être différentes bien que l’ajustement semble
identique dans les trois situations. Ceci s’explique par la présence de minima locaux lorsqu’on
minimise la fonction erreur. Ainsi, s’il l’on ne connaît pas par avance les valeurs quasi-
exactes des paramètres, comment choisir ses paramètres initiaux ? Et quelle solution sera la
plus juste ?
Au final, la méthode Hamer s’avère simple à mettre en place mais souffre de sa
dépendance aux paramètres initiaux que l’on choisit et à la fenêtre de mesure adoptée.

I.6.2 Méthode « Fonction Y »

Afin d’illustrer la méthode d’extraction de paramètres appelée « Fonction Y »


[Ghibaudo’88] seront montrés les résultats concernant une batterie à source et grille commune
de transistors MOS à canal n. Les géométries sont les suivantes :
• Epaisseur d’oxyde : 2.2 nm d’oxyde de Silicium SiO2
• Largeur de grille : 10µm
• Longueur de grille : 1µm ; 0,5µm ; 0,25µm ; 0,175µm ; 0,15µm ; 100nm ; 75
nm ; 60 nm ; 55nm et 50nm

Il est à noter que ces transistors sont « classiques » c’est-à-dire sans ajouts de poches de
surdopage ni de LDD et l’oxyde de grille, bien que fin, a une épaisseur suffisante pour que le
courant de grille ne perturbe pas le courant de drain.

I.6.2 a) : Définition de la fonction Y

Pour commencer l’extraction de paramètres il est définit comme suit une fonction Y :
I W
Y (V g ) = d = µ0 C oxVd ⋅ (V g − Vt ) (72)
gm L
en se plaçant en régime ohmique et en prenant :

49
Chapitre I : Le transistor MOS

W W (V g − V t )V d
Id = µ eff Q i V d = C ox µ 0 (73)
L L 1 + θ 1 (V g − V t )
∂I d W Vd
gm = = C ox µ0
∂V g
Vd
L (1 + θ1 (V g − Vt ))2 (74)

En regardant l’équation (72) apparaît l’avantage majeur de la méthode « Fonction Y »


qui est l’indépendance de la fonction Y vis-à-vis de la résistance série source-drain Rsd. En
effet, le premier facteur d’atténuation de mobilité θ1, contenant la résistance Rsd, est absent
dans la formule de la fonction Y. Ceci s’avère crucial pour les transistors de dernières
générations, c'est-à-dire de longueur de grille inférieure à 100nm, car pour ceux-ci la
résistance Rsd perturbe fortement le courant de drain. De plus, cette méthode n’utilise qu’une
seule dérivation du courant de drain ce qui limite le bruit induit.
La figure 29 donne le résultat de ce calcul pour les transistors de démonstration ainsi
que les courbes sources du calcul de la fonction Y. La tension de drain utilisée est de 10 mV
pour être en régime ohmique.
4 4
1.2 .10 -4 2 .10 -4
1.122 ×10
1,2.10
−4
1.774 ×10
2.10
−4

4
L=50nm
1 .10 -4
1.10
Courant de drain (A)

1,5.10
1.5 .10 -4
Transconductance (A)

L=50nm
8.10
8 .10 -5
5

5
Id10 6.10
6 .10 -5
1.10-44
gmd10 1 .10

4.10
4 .10 -5
5

5.10
5 .10
-5
5

2.10
2 .10 -5
5

L=1µm
− 15 L=1µm
1×10
0 0
0
0
0.2
0,2
0.4
0,4 0,6
0.6
0,8
0.8 1
1
1.2
1,2
1.4
1,4 00 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0 Vg 1.3
0
0 0,2 0,4 0,6 Vg
0,8 1 1,2 1,4
1.3

Tension de grille (V) Tension de grille (V)


2.10-2
0.02

1,5.100.015
-2
Fonction Y (A1/2V1/2)

L=50nm

1.10 -2
Y10 0.01

5.100.005
-3

L=1µm
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4
1.275

Tension de grille (V)


Figure 29 : Courant de drain (a), transconductance (b) et fonction Y (c) en fonction de la tension de grille
pour les transistors de démonstration.

I.6.2 b) : Tension de seuil

50
Chapitre I : Le transistor MOS

Ainsi en forte inversion (Vg > Vt) la fonction Y(Vg) varie linéairement avec Vg ce qui
permet d’obtenir aisément la tension de seuil Vt en extrapolant la valeur à zéro de la partie linéaire
de la courbe Y(Vg) comme le montre la figure ci-dessous :
1,6.10
0.015
-2
0.016

µ0CoxVd (Vg − Vt )
Id W
1,4.10 -2
0.014
Y (Vg ) = =
dI d L
1,2.10 -2
Fonction Y (A1/2V1/2) 0.012
dVg pour •Vd <<Vd,sat
Vd
1.100.01
-2 •Vg>>Vt

8.10
〈 2〉 -3
Y10 0.008 SY µ0
6.10 -3
0.006

4.10 -3
0.004

2.10 -3
0.002
Vt
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0
0
0,2 0,4 0,6 Vg
0,8 1 1,2 1,4
1.275

Tension de grille (V)


Figure 30 : Figure d’illustration de la fonction Y en fonction de la tension de grille.
Ce qui donne pour nos dispositifs de démonstration la variation suivante pour la tension
de seuil :
0,80.8
0.708

0,70.7

0,60.6
Tension de seuil (V)

0,50.5

0,40.4
Vt10

0,30.3

0,20.2

0,10.1

00 0
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
00 0,1 0,2 0,3 0,4 0,5 L 0,6 0,7 0,8 0,9 1 1,1
1.1

Longueur de grille (µm)

Figure 31 : Tension de seuil en fonction de la longueur de grille pour les transistors de démonstration.
Sans s’étendre sur le résultat obtenu, l’effet de canal court classique faisant chuter la
tension de seuil au fur et à mesure que la longueur de grille diminue apparaît clairement ici
(voir figure 31).
A partir de là, la méthode classique est de tirer la mobilité à partir de la pente de la
partie linéaire de la fonction Y(Vg ) notée par la suite Sy.
S Y2 L
µ0 = (75)
C oxVd W
Puis en calculant la fonction X(Vg)=1/(gm1/2) on obtient la valeur du coefficient
d’atténuation de mobilité θ1 en multipliant les pentes des deux fonctions X et Y en forte
inversion. :

51
Chapitre I : Le transistor MOS

1 L
X (VG ) = =( )1 / 2 (1 + θ 1 (VG − Vt )) (76)
gm Wµ0 C oxVd
θ1 = S x .S y
A partir de θ1, on peut remonter à la résistance série source-drain Rsd et à l’écart ∆L entre
la longueur de grille technologique (L) et la longueur de grille effective (Leff) :
W
θ1 = θ1,0 + µ0 C ox RSD (77)
L
Pour cela on reporte les valeurs de θ1 pour différents L à même W en fonction de Gm
définit par Gm = SY2/Vd = (W/L)µ0Cox ; la pente nous donne RSD et l'ordonné à l'origine θ1,0 . Pour
∆L on extrapole la valeur de L pour laquelle l'inverse de Gm(L) s'annule on obtient ainsi la valeur
de ∆L :
1 L − ∆L
= (78)
G m Wµ 0 C ox
Mais l’extraction de paramètres faite au cours de cette étude est plus subtile que cette
méthode classique. En effet pour des transistors à canaux courts intervient souvent un second
coefficient d’atténuation de la mobilité θ2 définit comme suit :
µ0
µ eff =
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
2 (79)

Une première méthode (faire le parallèle avec la méthode McLarty) est de dériver deux
fois le courant de drain par rapport à la tension de grille. Mais cette méthode est très sensible au
bruit, or nos caractéristiques Id(Vg) sont assez bruitées pour les transistors à canaux courts.
Une autre façon de faire est d’utiliser une itération de la fonction Y(Vg) en calculant un
Ynew(Vg) (voir § I.6.2 f)) qui élimine les effets du second facteur d’atténuation de mobilité θ2 .
Puis on refait l’extraction complète avec cette nouvelle fonction Ynew(Vg) [Mourrain’2000].

I.6.2 c) : Facteurs d’atténuation de mobilité et résistance série source-drain

Tout d’abord, après avoir extrait les tensions de seuil on calcule une fonction θeff :
S2 1
θ eff = y − (80)
I d V g − Vt
On trace θeff en fonction de Vg à Vg>>Vt . Dans ce cas, θeff varie linéairement avec Vg :
( ) ( )
θ eff V g >> Vt = θ 2 ⋅ V g − Vt + θ 1 (81)
Il est alors aisé d’en sortir les valeurs de θ1 (ordonnée à l’origine Vg=Vt) et de θ2
(pente).

52
Chapitre I : Le transistor MOS

44 4

L=50nm

3 3

Têta effectif (V-2)


2
θeff10 2

1 1

L=1µm
00 0
0.7 0.8 0.9 1 1.1 1.2 1.3
0,7
0.7
0,8 0,9 1Vg 1,1 1,2 1,3
1.3

Tension de grille (V)


Figure 32 : Têta effectif en fonction de la tension de grille en forte inversion pour les transistors de
démonstration.
D’où :
L(µm) θ1 (V-1) θ2 (V-2)
0,05 3,61 0,04
0,055 3,39 0,03
0,06 3,00 0,06
0,075 2,18 0,08
0,1 1,60 0,05
0,15 1,05 0,40
0,175 0,74 0,19
0,25 0,53 0,18
0,5 0,47 0,14
1 0,29 0,11
Tableau 3 : Valeurs de Θ1 et Θ2 pour une batterie de transistors à source et grille commune de largeur de
grille W=10µm à une polarisation de drain Vd=10mV.
On remarque que l’on trouve une valeur faible pour θ2 (voir tableau 3), indiquant que
l’interface Si/SiO2 est de bonne qualité pour ces transistors (faible rugosité de surface).
3.608 4 4

θ1 = θ1,0 + Rsd ⋅ Gm
3 3
Têta 1 (V-1)

θ1a 2 2 RSD

1 1

RSD = 69Ω
θ1,0 θ1,0 = 0,04V-1
00 0
0 0.01 0.02 0.03 0.04 0.05 0.06
00 0,01 0,02 0,03
Gm10 0,04 0,05 0,06
0.06

Paramètre de transconductance (V)


Figure 33 : Variation de Θ1 en fonction du paramètre de transconductance pour les transistors de
démonstration et valeurs extraites de RSD et θ1,0.

53
Chapitre I : Le transistor MOS

S y2
Ensuite, à partir de θ1 on tire Rsd et θ1,0 en traçant θ1 en fonction de Gm = (voir
Vd
figure 33). On trouve une valeur standard pour la résistance série source-drain de 690 Ω.µm.

I.6.2 d) : Longueur de grille effective

Puis en traçant l’inverse de Gm en fonction de la longueur de grille on déduit la valeur


de ∆L comme l’extrapolation de la valeur de L pour laquelle 1/Gm s’annule.
120 120
1/(Paramètre de transconductance) (V-1)
120

100
100

80 80

60 60
Um10

40 40

∆L = +21nm
20 20 ∆L

00 0
0 0.05 0.1 0.15 0.2 0.25
00.05 50 100 150
L 200 250 300
0.3

Longueur de grille (nm)


Figure 34 : Variation de l’inverse de la transconductance en fonction de la longueur de grille pour les
transistors de démonstration et valeur extraite de ∆L.
Pour cette méthode d’extraction de la longueur effective est considéré un écart
constant à la longueur du masque (voir figure 34), or il se peut que cet écart ne soit pas
constant. Alors, une autre façon de calculer la longueur effective [Cretu ‘2001] se base sur la
variation des différents Y en fonction du Y correspondant à la longueur de grille maximale
(on considère le transistor à L=1µm comme long, donc avec Leff = L), ceci est analogue à la
méthode « Shift&Ratio » mais sans avoir besoin de faire un « Shift » c'est-à-dire un décalage
(voir § I.6.1 a)). Le carré de la pente de chaque droite multipliée par la valeur maximale de la
longueur de grille donne la longueur effective pour chaque longueur de grille donnée. On peut
comparer cette valeur Leff avec Leff = L + ∆L , ∆L étant calculée avec la première méthode.
2.10
0.02
-2

1,5.100.015
-2
Fonction Y (A1/2V1/2)

L=50nm

1.10
Y10 -2
0.01

5.100.005
-3

L=1µm
0 0 0
0 0.001 0.002 0.003 0.004
0
0 1.10-3 2.10
Y10
-3
〈 9〉 3.10-3 4.10− -3
3
3.514 ×10

Fonction Y(L=1µm) (A1/2V1/2)


Figure 35 : Variation de la fonction Y en fonction de la fonction Y pour la plus grande longueur de grille
(ici L=1µm) pour les transistors de démonstration.

54
Chapitre I : Le transistor MOS

On obtient ainsi :
L(µm) Leff(µm) L+∆L(µm)
0,05 0,046 0,071
0,055 0,058 0,076
0,06 0,068 0,081
0,075 0,089 0,096
0,1 0,118 0,121
0,15 0,189 0,171
0,175 0,233 0,196
0,25 0,3 0,271
0,5 0,503 0,521
1 1 1,021
Tableau 4 : Valeurs de la longueur effective par les deux méthodes pour les transistors de démonstration.
La seconde méthode à l’air plus juste (voir tableau 4), surtout pour les transistors de
petite longueur de grille car les grilles de ces transistors ont été lithographiée par e-beam ce
qui garantit normalement une longueur effective très proche de la longueur de grille dessinée.
Toutefois, à l’instar de la méthode précédente, l’hypothèse d’invariance de la mobilité à bas
champ doit être nécessairement posée pour cette méthode, la validité de la longueur effective
ainsi extraite dépend de l’exactitude de cette hypothèse.

I.6.2 e) : Mobilité à bas champ

Enfin on calcule la mobilité à bas champ, pour chaque longueur de grille, d’après la
formule :
L + ∆L
µ 0 = Gm ⋅
W ⋅ C ox
L(µm) µ0 (cm2 V-1 s-1)
0,05 295,66
0,055 295,65
0,06 295,62
0,075 295,48
0,1 295,40
0,15 295,38
0,175 295,39
0,25 295,45
0,5 295,54
1 295,60
Tableau 5. : Valeurs de la mobilité à bas champ pour les transistors de démonstration.
On peut aussi calculer une mobilité moyenne µ0slope = 295.5 cm2 V-1s-1. Cette valeur
est raisonnable compte tenu du dopage substrat de ces transistors ( Na = 1,5 ⋅ 1018 at.cm −3 ).

Remarque : La relative constance des valeurs trouvée pour la mobilité à bas champ par
rapport à la diminution de la longueur de grille est artificielle. En effet, la méthode
d’extraction de la longueur effective présentée ci-dessus n’est valable si et seulement si la
mobilité à bas champ est constante. Dans ce cas la formule utilisée est juste et la méthode est
valide, ce qui est le cas dans les transistors sans ajouts technologiques. Mais si pour une
raison ou pour une autre la mobilité à bas champ varie avec la longueur de grille, par exemple
diminue progressivement, cette méthode donnera une mauvaise évaluation, dans ce cas une
surévaluation, de la longueur effective car elle tend à imposer des valeurs de longueur
effective rendant la mobilité à bas champ constante. Ce problème vient de la dépendance de la

55
Chapitre I : Le transistor MOS

fonction Y au rapport µ0/Leff car pour étudier la variation de Leff il faut bien présupposer que
µ0 est constante. Dans la suite de ce mémoire, pour certains dispositifs étudiés, il sera
nécessaire de violer l’hypothèse de constance de la mobilité à bas champ avec la longueur de
grille. Il faudra alors trouver un moyen de calculer séparément la longueur de grille effective
et la mobilité. Ce sera l’objet du chapitre III. Pour l’instant, poursuivons la présentation de la
méthode Y dans le cas où la mobilité à bas champ est considérée comme constante.

I.6.2 f) : Itération de la fonction Y

Maintenant on crée la fonction Ynew en utilisant les valeurs de θ2 extraites afin de la


linéariser :
Y new= Y 1 − θ 2 (V g − Vt )
2
(82)
On peut comparer les deux fonctions Y :
0.013

1,2.100.012
-2

avant itération
L=75nm
1.100.01
-2 après itération
Fonction Y (A1/2V1/2)

Y10i ,6

8.10
Ynew10i ,6
-3
0.008

Y10i ,9

Ynew10i ,9 -3
6.10 0.006 L=175nm
Y10i ,3

Ynew10i ,3

4.100.004
-3

2.100.002
-3
L=1µm

0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0
0
0,2 0,4 0,6 Vgi
0,8 1 1,2 1,4
1.275

Tension de grille (V)


Figure 36 : Variation de la fonction Y en fonction de la tension de grille avant et après itération pour trois
des transistors de démonstration.
La figure illustre bien que l’influence de θ2 est minime ce qui est conforme au vu des
faibles valeurs de θ2 extraites (voir tableau 3). Néanmoins, il convient de faire cette itération
systématiquement même si la correction n’est que de quelques pourcents.
Ensuite il suffit de refaire les mêmes manipulations mais avec Ynew au lieu de Y. On
peut comparer alors les résultats sur quelques paramètres :
L(µm) Vt(V) θ1 (V-1)
avant après avant après
0,05 0,488 0,518 3,608 4,023
0,055 0,528 0,545 3,391 3,704
0,06 0,564 0,582 2,998 3,295
0,075 0,624 0,636 2,181 2,381
0,1 0,685 0,695 1,603 1,778
0,15 0,702 0,708 1,047 1,036
0,175 0,708 0,716 0,735 0,817
0,25 0,703 0,711 0,526 0,603
0,5 0,681 0,69 0,471 0,541
1 0,657 0,664 0,286 0,333
Tableau 6 : Valeurs de la tension de seuil et du premier facteur d’atténuation de mobilité avant et après
itération pour les transistors de démonstration.

56
Chapitre I : Le transistor MOS

L’écart sur la tension de seuil et sur le premier facteur d’atténuation de mobilité est
faible (voir tableau 6) lorsqu’on tient compte de l’influence de θ2 mais autant utiliser les
valeurs corrigées. On peut ajouter que la différence apparue sur le premier facteur
d’atténuation de mobilité entraîne une légère variation sur la valeur extraite de la résistance
série source-drain : 710 Ω.µm au lieu de 690 Ω.µm.

I.6.2 g) : Comparaison modèle d’extraction - mesures

Une fois l’extraction terminée, une vérification s’impose en calculant, par exemple, un
courant de drain théorique en fonction de la tension de grille en régime ohmique, utilisant les
paramètres extraits, et en le comparant aux valeurs expérimentales. Pour cela on utilise la
formule suivante (valable en forte inversion) :
W (V g − Vt ) ⋅ Vd
Id = ⋅ µ0 ⋅ C ox ⋅
1 + θ 1 ⋅ (V g − Vt ) + θ 2 ⋅ (V g − Vt )
2 (83)
Leff
W
Avec θ 1 = θ 1,0 +
⋅ µ0 ⋅ C ox ⋅ Rsd (84)
Leff
L’extraction de paramètres a permis de déduire les valeurs de Leff , Vt , µ0, θ1,0 , Rsd et
θ2 pour chaque transistor utilisé, ceci nous permet alors de calculer un courant de drain
théorique en forte inversion que l’on compare à celui mesuré pour ces transistors.
1,2.10
1.2 .10-4
−4
4

1.122 ×10

mesure L=50nm
1.10 -44
1 .10
Courant de drain (A)

calcul

8.10 -55
8 .10

Id10
6.10
ID0a
6 .10-5
5

4.10
4 .10-5
5

2.10
2 .10-5
5

L=1µm
00 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0 0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4
1.3

Tension de grille (V)


Figure 37 : Comparaison entre les courbes expérimentales et le modèle du courant de drain en régime
ohmique en forte inversion pour les transistors de démonstration.
Le test de validité s’avère concluant pour tous les transistors testés comme le montre la
figure 37 ci-dessus. Le modèle rend très bien compte du courant de drain en régime ohmique
et en forte inversion même pour les transistors les plus courts tels ceux de longueur de grille
inférieure à 100nm.

I.6.2 h) : Régime de saturation

Jusqu’à présent, pour extraire les paramètres, étaient utilisées les courbes courant de
drain en fonction de la longueur de grille Id-Vg en régime ohmique c'est-à-dire à une
polarisation de drain très inférieure à la tension de drain de saturation Vd<<Vd,sat. Plaçons
nous maintenant en saturation c'est-à-dire à Vd>Vd,sat afin d’étudier notamment le DIBL ainsi
que la vitesse des porteurs (voir § I.4.5).

57
Chapitre I : Le transistor MOS

Commençons par le DIBL. Comme présenté au paragraphe I.4.5, le DIBL est une
augmentation du courant de drain dû à un abaissement de la barrière de potentiel source-
substrat provoqué par une forte polarisation de drain. Cet effet sera d’autant plus présent que
le transistor est court. Pour illustrer l’effet du DIBL sur les caractéristiques Id-Vg, il suffit de
faire deux mesures, l’une en régime ohmique et l’autre en saturation :
3.552 ×10
1.10
−4
1 .10-3
3

1.10
1 .10-4
4
Vd = 50mV
Vd = 1V
Courant de drain (A)
1.10 -55
1 .10

〈 0〉
IDa
1.10
〈 0〉
1 .10-6
6

IDb

〈 9〉
IDa
1.10 . -77
〈 9〉 1 10
IDb

1.10
1 .10-8
8
L=50nm L=1µm

1.10
1 .10-9
9

− 10
1.10
10 1 .10 -10
10
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
0 0 0,1 0,2 0,3 0,4 0,5
Vgd 0,6 0,7 0,8 0,9 1
0.99

Tension de grille (V)


Figure 38 : Courant de drain en fonction de la tension de grille pour le transistor le plus long et le plus
court à faible (50mV) et forte (1V) polarisation de drain.
Sur la figure 38 apparaît clairement que pour le transistor long le courant de drain sous
le seuil ne dépend pas de la polarisation de drain. Par contre pour le transistor le plus court,
apparaît nettement une augmentation du courant de drain, à tension de grille donnée,
lorsqu’on passe d’une faible à une forte polarisation de drain. La façon la plus commune de
quantifier cet effet est de se placer à une valeur de courant de drain sous le seuil et de prendre
le rapport ci-dessous :
V g (V d faible) − V g (V d fort )
DIBL = 1000 (85)
Vd fort − Vd faible I sousleseuil d

Ce qui nous donne une valeur en mV/V que l’on peut tracer en fonction de la longueur
de grille du transistor :
60 60
55.129 100100
65.134

Id = 0,1 µA Id = 0,1 µA
50 50 Vdfaible = 50mV Vdfaible = 50mV
Vdfort = 1V Vdfort = 1V
DIBL (mV/V)

DIBL (mV/V)

40 40
Dibl

0.4

30 30
Dibl L
1 .7
10 10 α 1/L1,7
2
0 .7
L

20 20

10 10
α 1/L0,7
00 0
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 11 1
00.05 0,1 0,2 0,3 0,4 0,5 L 0,6 0,7 0,8 0,9 1 1,1
1.1
0.01
0,01
0.1
0,1
1
11
0.05 L

Longueur de grille (µm) Longueur de grille (µm)


Figure 39 : Valeurs du DIBL en fonction de la tension de grille pour les transistors de démonstration en
échelle linéaire (a) puis logarithmique (b)
Sur la figure 39, nous remarquons deux régimes différents pour le DIBL. Pour les
transistors de longueurs de grille supérieure à 0,2µm, nous obtenons une loi en puissance

58
Chapitre I : Le transistor MOS

d’une valeur de -0,7 alors que pour les transistors plus courts que cette valeur de 0,2µm, le
DIBL suit une loi en puissance d’une valeur de -1,7. Ces résultats se rapprochent de deux
modèles élaborés pour le DIBL. Ainsi le modèle de Gronjohn [Gronjohn ’84] prévoit une loi
en puissance en 1/L, alors que le modèle de Skotnicki [Skotnicki ’2000] prédit une loi en
puissance en 1/L2. La transition entre les deux régimes dépend de la technologie utilisée et
notamment du dopage canal et de l’épaisseur d’oxyde.
Poursuivons par la détermination de la tension de polarisation Vd,sat . Rappelons que
cette tension est la valeur de la polarisation appliquée au drain pour laquelle le canal
d’inversion se pince et cela à tension de grille fixe en forte inversion. Soit la fonction G
définie ainsi [Yang ’88] :
d( 1 )
gd dI
G (Vd ) = g d avec g d = d (86)
dV d dV d V
g

Alors, la valeur de tension de drain pour laquelle cette fonction G est maximale est la
tension de saturation [Yang ’88].
1.10
−3
9.755 ×10
-2
0.01 12 12
10.567

L=50nm d( 1 )
Vg = 1,2V 10 10
L=50nm G (Vd ) = g d
gd
8.100.008
-3
dVd
Courant de drain (A)

dI d
8 8
avec gd =
Fonction G (V-1)

6.100.006
-3
dVd Vg
Id12V G12V 6 6

L=1µm
4.100.004
-3

4 4

L=1µm
2.100.002
-3
2 2

0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
0
0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
0
0
0,2 0,4 0,6 0,8
Vd
1 1,2 1,4 1,6
1.5
00 0,2 0,4 0,6 0,8
Vd
1 1,2 1,4 1,6
1.44

Tension de drain (V) Tension de drain (V)


0,8
0.8

0,70.7
Tension de saturation (V)

0,60.6

0,50.5
Vdsat12V
0,40.4
1.2 − Vt

0,30.3
Vg - Vt
0,20.2
Vd,sat
0,10.1

00 0
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
00.05 0,1 0,2 0,3 0,4 0,5 L 0,6 0,7 0,8 0,9 1 1,1
1.1

Longueur de grille (µm)


Figure 40 : Courant de drain (a) et fonction G (b) en fonction de la tension de grille ; et valeurs de Vd,sat
extraites pour chaque longueur de grille (c) pour les transistors de démonstration.
Appliquons cette méthode aux transistors de démonstration. La figure 40 donne le
résultat. Remarquons tout d’abord que nous nous sommes placés en forte inversion en
choisissant arbitrairement la tension de grille à 1,2V pour être au dessus de la tension de seuil.
Si on compare les valeurs de Vd,sat obtenues par cette méthode avec la différence entre la
tension de grille et les tensions de seuil de ces transistors extraites précédemment (voir I.6.2

59
Chapitre I : Le transistor MOS

b)), nous obtenons une assez bonne adéquation. En effet, la plupart du temps, la valeur de
tension de saturation n’est pas extraite méthodiquement mais prise égale à Vg-Vt. Il est
néanmoins utile d’avoir une méthode précise pour extraire Vd,sat si l’on a pas la valeur de la
tension de seuil.
Finissons par la vitesse de dérive des porteurs. Cette vitesse de dérive est définie comme
suit [Sodini ‘84] :
g dI
v deriv = m avec g m = d (87)
WC ox dV g
On démontre qu’en forte inversion et en régime de saturation que la vitesse de dérive se
confond avec la vitesse des porteurs près de la source [Sodini ‘84]. L’étude de cette vitesse
permet de se renseigner sur les limitations possibles des performances électriques en mode
passant des transistors. Notamment il est intéressant de regarder cette vitesse en fonction de la
polarisation de drain. Pour cela il suffit d’avoir deux caractéristiques Id-Vd à deux valeurs
proches de tension de grille en forte inversion. Leur rapport à chaque polarisation de drain
divisé par le produit W.Cox nous donne alors la vitesse de dérive (voir équation 87) :
1.10
−3
-2
0.01
9.755 ×10 2.623 ×10
3.10
6
3 .106
6

Vg = 1,1V

Vitesse de dérive (cm s-1)


Vg = 1,2V 2,5.10
2.5 .106
6

8.100.008
-3 L=50nm
Courant de drain (A)

L=50nm

2.10
2 .106
6

〈 5〉
6.10 -3
Id11V 0.006

〈 5〉
Id12V

〈 9〉 1,5.10
Vderiv21.5 .106
6

Id11V

〈 9〉 -3
4.10
Id12V 0.004

1.10
1 .106
6 L=1µm

2.100.002
-3
L=100nm 5.10
5 .105
5

0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
00 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
00 0,2 0,4 0,6 0,8
Vd 1 1,2 1,4 1,6
1.5 0
0 0,2 0,4 0,6 0,8
Vd
1 1,2 1,4 1,6
1.5

Tension de drain (V) Tension de drain (V)


Figure 41 : Courant de drain en fonction de la tension de drain à deux polarisations de grille pour deux
transistors courts (a) ; et vitesses de dérive extraites pour chaque longueur de grille (b) pour les transistors
de démonstration.
Pour les transistors longs, on remarque sur la figure 41 que la vitesse de dérive sature
au delà de la tension de saturation. En effet, de façon classique, lorsque le canal se pince les
porteurs ne peuvent plus augmenter leur vitesse même si on polarise plus fortement le drain.
Par contre pour les transistors les plus courts, cette saturation est moins franche. Pour étudier
le facteur d’échelle, reportons alors la valeur maximale (à tension de drain maximale) de la
vitesse de dérive en fonction de la longueur de grille des transistors :

60
Chapitre I : Le transistor MOS

1.10
1 .107
6
8.1 ×10
7

Vitesse de dérive maximale (cm s-1)


Vd = 1,5V

〈 1〉
Vderivmax

〈 1〉
Vderivmax0
1.10
1 .10
66
( Vderivmax0〈 1〉 ) 0
L

Sans correction de Rsd


Avec correction de Rsd
Loi en 1/L

1.10 0.01
5
3.934 ×10 1 .105
5
0.1 1
0,01
0.05 0,1
L 11

Longueur de grille (µm)


Figure 42 : Maximum de la vitesse de dérive en fonction de la longueur de grille pour les transistors de
démonstration.
Apparaît sur la figure 42 une saturation de la vitesse de dérive en fonction de la
longueur de grille lorsqu’on descend sous les 100nm. Néanmoins, cette méthode n’est pas
indépendante de la résistance série source-drain Rsd dont on sait quelle peut influencer les
caractéristiques électriques des transistors les plus courts. Mais il est possible de corriger cela
en changeant directement la valeur de la vitesse de dérive selon la formule suivante et en
utilisant la valeur de Rsd extraite précédemment en régime ohmique (voir I.6.2 c)) :
v deriv
'
v deriv = (88)
1 − R s v derivWC ox
avec Rs=Rsd/2.
Mais malgré cette correction, la saturation de la vitesse de dérive pour les transistors
sub-0,1 µm persiste vers 3.106 cm.s-1. Sans s’étendre sur les raisons physiques de ce résultat,
nous caractérisons ici une limitation du gain en performance des transistors lorsqu’on diminue
la longueur de grille. Bien sur, nous aurions pu illustrer cette méthode d’extraction de la
vitesse de dérive avec un exemple de transistor suivant parfaitement une loi d’échelle
inversement proportionnelle à la longueur de grille en prenant des dispositifs plus longs. Mais
par souci de cohérence, nous avons présenté dans ce paragraphe les résultats d’une même
batterie pour tous les paramètres extraits. Pour la plupart d’entre eux, leur comportement face
à la réduction de la longueur de grille est classique.

I.6.2 i) : Conclusion intermédiaire sur la méthode « Fonction Y »

Dans ce paragraphe, a été présentée la méthode dite « Fonction Y » avec laquelle nous
avons extrait les paramètres électriques des transistors que nous avons étudiés. Rappelons que
cette méthode est particulièrement adaptée pour les transistors les plus courts, notamment
grâce à son indépendance vis-à-vis de la résistance série source-drain. Cette méthode est
néanmoins restreinte à la forte inversion, mais c’est à cette plage de tension de grille que
s’utilisent principalement les transistors MOS.

61
Chapitre I : Le transistor MOS

I.7 : Conclusion
Ce premier chapitre avait pour but de présenter ce qu’est un transistor MOS à effet de
champ, ses équations de base et la façon de faire pour extraire ses paramètres électriques.
En premier lieu a été présenté le principe de fonctionnement d’un transistor MOS qui
consiste en la possibilité de modifier en surface la concentration et le flux de porteurs entre une
source et un drain par l’application d’une tension sur une électrode de commande située en
surface du flux de porteurs appelée grille.
Puis ont été décrits en termes de courant les différents régimes de fonctionnement d’un
transistor MOS avec au passage la définition d’un certain nombre de paramètres électriques
clefs régissant les caractéristiques électriques d’un transistor MOS tels que la tension de seuil ou
bien la mobilité.
Ensuite, nous nous sommes penché sur les effets qu’entraîne la miniaturisation d’un
transistor MOS notamment sur ces paramètres électriques. La miniaturisation est une méthode
principalement employée pour pouvoir augmenter la densité d’intégration des transistors sur
une puce ainsi qu’entre autres pour augmenter leur temps de commutation. Mais cette
miniaturisation entraîne une suite d’effets néfastes sur les caractéristiques des transistors dont
nous avons présenté les principaux. Afin de contrecarrer ces effets néfastes ont été introduits
progressivement au cours de ces dernières années des ajouts technologiques dont nous avons
donné trois exemples parmi les plus utilisés aujourd’hui.
Pour finir, si on veut étudier le fonctionnement des dernières générations de transistors il
faut pouvoir extraire les paramètres électriques de ceux-ci à partir de mesures électriques
notamment. Pour cela, a été fait un état de l’art ainsi qu’une présentation complète d’une
méthode d’extraction appelée « Fonction Y » qui a été préférentiellement utilisée au cours de
nos études.
Il s’agit maintenant de présenter les résultats obtenus pour les dispositifs que nous avons
étudié au cours de cette thèse. Le but n’est pas de dresser une liste exhaustive des résultats
obtenus pour chaque architecture mais plutôt de présenter les améliorations et les innovations
que nous avons pu apporté sur l’extraction de paramètres. Ces innovations ont été
développées au fur à mesure de l’étude de ces dispositifs afin de résoudre certains problèmes
particuliers que la méthode classique présentée dans ce paragraphe ne pouvait résoudre.

62
Chapitre I : Le transistor MOS

63
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Chapitre II :
Caractérisation électrique de MOSFETs sub-0,1µm
à base de mesures courant-tension

64
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

II.1 : Introduction
Le chapitre précédent a présenté ce qu’est un transistor MOS à effet de champ, ses
équations de base ainsi que les méthodes pour extraire ses paramètres électriques.
Maintenant, passons aux choses concrètes, c'est-à-dire à la présentation des dispositifs
que nous avons étudiés au cours de cette thèse ainsi que les résultats obtenus sur le transport
électrique de ces transistors aux faibles longueurs de grille. Pour cela nous utiliserons la
méthode présentée au chapitre précédent répondant au nom de « Fonction Y ».
Au cours de cette thèse nous avons pu étudié trois architectures différentes de transistors
MOS Silicium massif sub-0,1µm grâce aux collaborations menées avec ST Microelectronics à
Crolles et le CEA-Leti à Grenoble.
En premier lieu, sera présentée l’étude menée sur des transistors MOS sur Silicium
massif à oxyde ultrafin (tox = 1.2nm) et ultra courts (L = 30nm pour le plus court) fabriqués
par ST Microelectronics. Dans cette partie, sera présentée au préalable une adaptation de la
méthode « Fonction Y » tenant compte de l’influence du courant de grille sur le courant de
drain qui s’avérera indispensable afin d’extraire correctement les paramètres électriques de ce
type de transistors.
En second lieu, seront caractérisés des transistors MOS sur Silicium massif à canal n
Si:C, c'est-à-dire ayant une couche enterrée de Silicium à laquelle on a implanté du Carbone
afin de limiter les effets de canaux courts. Ces transistors sont optimisés pour une longueur de
grille de 50nm et fabriqués par le CEA-Leti.
En dernier lieu, seront caractérisés des transistors MOS sur Silicium massif à canal p
SiGe, c'est-à-dire ayant une couche enterrée d’alliage Silicium-Germanium afin
principalement d’augmenter la mobilité des porteurs et de réduire le bruit électrique. Ces
transistors sont optimisés pour une longueur de grille de 50nm et fabriqués par le CEA-Leti.
Pour tous ces dispositifs une attention toute particulière sera apportée sur la mobilité des
porteurs en inversion. En effet, la mobilité est un paramètre clef pour les MOSFETs très
sensible aux défauts qui peuvent apparaître lors des nombreux processus de fabrication des
transistors, surtout dans le substrat et dans l’oxyde de grille. Au cours de cette discussion est
apparu nécessaire de violer l’hypothèse communément admise par les méthodes d’extraction
classiques d’invariabilité de la mobilité à bas champ avec la réduction de la longueur de grille.
Une adaptation de la méthode « Fonction Y » avec variation de mobilité à bas champ sera
donc présentée dans ce chapitre.

II.2 : Transistors ultracourts à oxyde ultrafin


Le premier type de transistors que nous allons présenté sont des transistors en Silicium
massif optimisés pour des longueur de grille 50nm et en deçà. Leur particularité est d’avoir un
oxyde de grille en silice très fin, c'est-à-dire de 12 Å d’épaisseur. En effet, afin de poursuivre
la miniaturisation des transistors MOS à des longueurs de grille décananométriques il s’avère
nécessaire de réduire l’épaisseur de l’oxyde de grille. Ainsi pour une longueur de grille de
50nm la loi d’échelle demande une épaisseur d’oxyde de 1.2 nm soit pas plus de 4 couches
atomiques (voir figure 1).

65
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

15
SiO2
L 0.5 CMOS Courant de fuite
tox ≈
Épaisseur d’oxyde (nm)

10
40
0.35 CMOS

0.25 CMOS
5
0.18 CMOS
0.12 CMOS
0.05 CMOS
0
0 0.2 0.4 0.6
Longueur de grille (µm) Épaisseur physique d’
d’oxyde (Å
(Å)
Figure 1 : Prévision concernant l’épaisseur d’oxyde pour chaque génération de MOSFETs (a) ainsi que
l’augmentation de la densité de courant de fuite en résultant (b).
Ceci a pour conséquence une augmentation exponentielle du courant de fuite à travers la
grille qui entraîne une augmentation importante de la consommation ainsi qu’une perturbation
du courant de drain. En effet, le courant de grille varie proportionnellement à la surface de la
grille ( I g ∝ W .L ) alors que le courant de drain varie, au premier ordre, inversement
proportionnellement à la longueur de grille ( I d ∝ W ). On s’attend donc à ce que le courant
L
de grille ne soit gênant uniquement que pour les transistors à grande surface. Le courant de
drain des transistors ultracourts ne doit donc pas être perturbé par le courant de fuite vers la
grille. Tout ce raisonnement est correct lorsqu’on a des transistors nominaux, c'est-à-dire
isolés avec chacun leur grille, source et drain propres. Or, dans la plupart des cas, la
caractérisation électrique, surtout lors des mesures courant-tension visant à étudier l’impact de
la réduction de la géométrie des transistors sur les paramètres électriques, se fait sur des
batteries test de transistors à source et grille communes. Dans cette configuration le courant de
grille est le même pour tous les transistors et est équivalent à celui d’un transistor ayant une
surface égale à la somme des surfaces de grille des transistors de la batterie. Ainsi nombre de
transistors voient leurs caractéristiques Id-Vg perturbées et pas seulement les transistors de
grande surface.

II.2.1 : Dispositifs étudiés

La collaboration avec ST Microelectronics porte sur des transistors MOS Silicium


massif à canal n et p de longueur de grille ultracourte et à oxyde ultrafin. La finalité en étant
une caractérisation électrique fine et poussée sur des lots avancés afin d’analyser, de
comprendre et de modéliser le comportement électrique de ces transistors. L’étude a porté sur
un premier lot que l’on nommera par la suite « GRI » optimisé pour une longueur de grille de
55nm, puis elle s’est poursuivie sur un second lot baptisé « MDX » optimisé pour une
longueur de grille de 45nm pour se finir par le lot de nom « HKC » optimisé pour une
longueur de grille de 30nm.

II.2.1 a) : Description des transistors du lot « GRI »

Les principaux détails technologiques de ce lot sont listés ci-dessous :


• Oxyde de grille en silice (SiO2) de 12Å d’épaisseur réalisée par RTN (Rapid
Thermal Nitridation), c'est-à-dire une oxydation faite sous atmosphère azote (N)
et oxygène (O) à environ 900°C.

66
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

• Grille en poly-silicium de 1500Å d’épaisseur.


• Extensions LDD (Low Doped Drain) d’Arsenic (As) dosées à 1.1015 e- par cm2
implantée à 1keV pour les nMOS et Bore (B) dosées à 1.1015 e- par cm2
implantée à 0,25keV pour les pMOS.
• Poches de surdopage Bore (B) dosées à 2.1013 e- par cm2 implantée à 15keV
sous un angle de 25° pour les nMOS et Phosphore (Ph) dosées à 3.1013 e- par
cm2 implantée à 30keV sous un angle de 25°pour les pMOS.
• Recuit d’activation à 1000°C pendant 10s.
• Siliciuration des zones HDD (High Doped Drain) source et drain avec du
Siliciure de Cobalt (CoSi2).
La technologie utilisée pour ces transistors est optimisée afin de corriger les effets de
canaux courts résultant de la miniaturisation agressive de ceux-ci (voir § I.5). Rappelons donc
que :
• Les extensions LDD servent notamment à réduire le champ électrique
longitudinal source-drain limitant ainsi le vieillissement prématuré du transistor
par porteurs chauds.
• La siliciuration des zones HDD source et drain permet de diminuer les
résistance d’accès source et drain Rs et Rd, qui notamment dégradent
sensiblement, surtout pour les transistors très courts, la mobilité effective des
porteurs en forte inversion limitant ainsi leur courant Ion.
• Les poches de surdopage permettent de limiter voire de supprimer la chute de la
valeur de la tension de seuil présente quand on diminue la longueur de grille
due au partage de charge, c'est-à-dire à la perte de contrôle par la grille d’une
partie de la charge de désertion située sous elle due au rapprochement des
jonctions source-substrat et drain-substrat.
Cette technologie permet d’avoir de bonnes caractéristiques jusqu’à une longueur de
grille de 55nm.

II.2.1 b) : Description des transistors du lot « MDX »

Figure 2 : Photo TEM du transistor MOS à canal n le plus court (L=45nm) du lot MDX.
Le lot MDX est technologiquement très proche du lot GRI, voilà pourquoi la photo
TEM de la figure 2 représentant un transistor du lot MDX peut illustrer aussi ceux du lot GRI.
Voici les principales caractéristiques technologiques du lot « MDX » :
• Oxyde de grille en silice (SiO2) de 12Å d’épaisseur réalisée par RTN (Rapid
Thermal Nitridation).

67
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

• Grille en poly-silicium de 1500Å d’épaisseur.


• Extensions LDD (Low Doped Drain) d’Arsenic (As) dosées à 1.1015 e- par cm2
implantée à 1keV pour les nMOS et Bore (B) dosées à 1.1015 e- par cm2
implantée à 0,25keV pour les pMOS.
• Poches de surdopage Bore (B) dosées à 2.1013 e- par cm2 implantée à 15keV
sous un angle de 25° pour les nMOS et Phosphore (Ph) dosées à 3.1013 e- par
cm2 implantée à 30keV sous un angle de 25°pour les pMOS.
• Recuit d’activation à 1000°C pendant 10s.
• Siliciuration des zones HDD (High Doped Drain) source et drain avec du
Siliciure de Cobalt (CoSi2).
En fait les principales caractéristiques technologiques sont communes aux deux lots,
néanmoins le lot « MDX » permet de descendre plus bas en longueur de grille, jusqu’à 45 nm
(voir tableau 1).

II.2.1 c) : Description des transistors du lot « HKC »

Le lot HKC est assez différent des deux lots précédents. Voici les principales
caractéristiques technologiques du lot « HKC » :
• Oxyde de grille en silice (SiO2) de 12Å d’épaisseur réalisée par PN (Plasma
Nitridation), c'est-à-dire un oxyde où la nitruration est assitée par plasma [Tavel
’2003]. La figure 3 montre une photo TEM de l’oxyde obtenu par cette
technologie.
• Grille en poly-silicium de 1200Å d’épaisseur.
• Extensions LDD (Low Doped Drain) d’Arsenic (As) dosées à 1.1015 e- par cm2
implantée à 0,5keV pour les nMOS et Fluorure de Bore (BF2) dosées à 5.1014 e-
par cm2 implantée à 0,5keV pour les pMOS.
• Poches de surdopage Fluorure de Bore (BF2) dosées à 4.1013 e- par cm2
implantée à 27keV sous un angle de 25° pour les nMOS et Arsenic (As) dosées à
3.1013 e- par cm2 implantée à 65keV sous un angle de 25°pour les pMOS.
• Recuit d’activation à 1055°C pendant environ une fraction de seconde (pic de
recuit).
• Siliciuration des zones HDD (High Doped Drain) source et drain avec du
Siliciure de Nickel (NiSi).

En premier lieu, il permet de descendre en longueur de grille jusqu’à 30nm. De plus, il


utilise une nouvelle technique pour la croissance de l’oxyde de grille, la grille est plus fine, les
extensions LDD sont moins dopées afin de limiter leur diffusion, les poches de surdopage
sont plus fortement dosées et les éléments utilisés sont différents, le recuit d’activation est
différent et finalement la siliciuration des zones HDD utilise un autre alliage métallique.

68
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

PolySi

PN oxide

11.5Å

Si-substrate

Figure 3 : Photo TEM de l’oxyde de grille du transistor MOS à canal n de longueur de grille de 65nm du
lot HKC.

La figure 3 montre un zoom d’une photo TEM au niveau du canal d’un MOSFET court
du lot « HKC ».

II.2.1 d) : Récapitulatif

Deux lots de technologie similaire « GRI » et « MDX » sont à notre disposition ainsi
qu’un lot utilisant une technologie plus avancée « HKC ». A chaque génération la longueur de
grille minimale est diminuée (de 55nm à 30 nm en passant par 45nm).
L’étude a été menée principalement sur des transistors en batterie à grille et source
communes de largeurs de grille 10µm et dont les longueurs de grille physiques (mesurées par
TEM) sont données dans le tableau ci-dessous :
Lot GRI Lot MDX Lot HKC
0,03
0,055 0,045 0,2 0,04
0,085 0,075 0,22 0,05
0,105 0,095 0,26 0,06
0,125 0,115 0,3 0,07
0,145 0,145 0,34 0,08
0,185 0,185 0,54 0,09
0,285 0,285 0,74 0,1
0,465 0,465 1 0,12
1 1 2 0,14
5 5 5 0,16
10 10 10 0,18
Tableau 1 : Valeurs des longueurs de grille physiques pour les batteries de transistors à source et grille
communes des trois lots « GRI », « MDX » et « HKC ».
Remarquons que pour le lot HKC nous avons une plus grande variété de longueurs de
grille que pour les deux autres lots (voir tableau 1), en fait pour ce lot ont été dessinées trois
sous-batteries à source et grille communes.
Nous avons eu besoin aussi de transistors isolés (possédant chacun leur source, drain et
grille propre) de 10µm de largeur de grille et dont les longueurs de grille physiques sont
données dans le tableau ci-dessous :

69
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Lot GRI Lot MDX Lot HKC


0,04
0,055 0,045 0,06
0,15 0,15 0,15
0,285 0,285 1
10 10 10
Tableau 2 : Valeurs des longueurs de grille physiques pour les batteries de transistors isolés des trois lots
« GRI », « MDX » et « HKC ».
Pour les transistors isolés, le jeu de longueurs de grille est plus restreint (voir tableau 2).
Par la suite nous appellerons ces valeurs de longueurs de grille physiques tout
simplement longueur de grille car ce sont elles que nous utiliserons lors des méthodes
d’extraction.
Pour des raisons de cohérence, nous présenterons les résultats et les méthodes imaginées
pour l’étude du lot le plus ancien (lot GRI). Bien sûr, une comparaison sera faite à la suite
entre les trois générations de transistors.

II.2.2 : Partition du courant de grille

Comme rappelé au début de ce paragraphe, afin de mener à bien l’extraction de


paramètres pour des dispositifs à très faible épaisseur d’oxyde il faut corriger le courant de
drain de l’influence du courant de fuite vers la grille. En effet, si on utilise la méthode «
Fonction Y » directement à partir des caractéristiques Id-Vg mesurées à faible tension de drain
cela entraîne une mauvaise évaluation des paramètres extraits. Pour illustrer ce problème,
voici ci-dessous les Id-Vg mesurées à 10mV pour le lot « GRI » sur une batterie de transistors
à source et grille communes :
1.989 ×10
1.10
−4
-3 3
1 .10
1.85 ×10
2.10
−4
2 .10 -4
4
Courant de drain et de grille (A)
Courant de drain et de grille (A)

1.10 -4 4
1 .10 Courant de drain
1,5.10
1.5 .10 -4
4

L=55nm Courant de grille


1.10 -5 5
1 .10

1.10
1 .10 -4
4

1.10 -6 6
1 .10
Id10 Id10

Ig10 Ig10 L=55nm


1.10 -7 7
1 .10 5.10
5 .10 -5
5

L=10µm

1.10 -8 8
1 .10
Courant de drain
0 0

Courant de grille
1.10
1 .10-9 9

L=10µm
- 5.10
5 .10 -5
5

1.10
− 10
10 1 .10
-10
10 − 0.00006
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5
0.4 0.2
- 0,4 - 0,2
0
0
0.2
0,2
0.4
0,4 0,6
Vg
0.6 0.8
0,8
1
1
1.2
1,2
1.4
1,4
1.6
1,6
1.5 − 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg
0,6 0,8 1 1,2 1,4 1,6
1.5

Tension de grille (V) Tension de grille (V)


Figure 4 : Courant de drain et de grille en échelle logarithmique (a) puis linéaire (b) en fonction de la
tension de grille à Vd=10mV pour une batterie de transistors.
Ce qui frappe d’entrée sur la figure 4 c’est la valeur très importante du courant de grille
qui est du même ordre de grandeur que le courant de drain des transistors même pour les plus
courts d’entre eux. Comme expliqué précédemment, le passage à une épaisseur d’oxyde aussi
faible augmente fortement la densité de courant de fuite vers la grille. On observe bien que le
courant de grille est le même pour tous les transistors, causé par leur utilisation en batterie à
grille commune.

70
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1.989 ×10
2.10
−4
2 .10-4
4

3.063 ×10
3,5.10
3.5 .10 -4
−4
4

Courant de source Courant de source

Courant de drain L=10µm 3.10


3 .10 -4
4
Courant de drain L=55nm
1,5.10
1.5 .10-4
4

Courant de grille Courant de grille


2,5.10
2.5 .10 -4
4

(Courant de source - Courant de drain)


(Courant de source - Courant de drain)

Courants(A)
Courants(A)

Id10
〈 1 0〉 1.10
1 .10-4
4
Id10
〈 0〉

〈 1 0〉 〈 0〉
2.10
2 .10 -4
4

( Is10) ( Is10)

〈 1 0〉 〈 1〉
Ig10 Ig10

〈 1 0〉 5.10 5
〈 1 0〉 5 .10 -5 〈 0〉
Is10 − Id10
1,5.104-4
〈 0〉1.5 .10
Is10 − Id10

1.10
1 .10 -4
4

0 0

5.10
5 .10 -5
5

- 5.10
5 .10 -5
5
−5
− 6 ⋅10 0
0 0

00 0.2
0,2 0.4
0,4 0.6
0,6 0.8
0,8 11 1.2
1,2 1.4
1,4 1.6
1,6 0
00 0.2
0,2 0.4
0,4 0.6
0,6 Vg
0.8
0,8 11 1.2
1,2 1.4
1,4 1.6
1,6
1.5
0 Vg 1.5

Tension de grille (V) Tension de grille (V)

Figure 5 : Courant de drain, de source et de grille en fonction de la tension de grille à Vd=10mV pour le
transistor le plus long (L=10µm) (a) et le plus court (L=55nm) (b).
L’effet que cela induit sur le courant de drain est illustré par la figure 5, notamment
pour les transistors les plus longs dont le courant de drain est si perturbé qu’il devient négatif
à forte polarisation de grille. En effet, un simple calcul permet de l’expliquer : nous avons
I d = I s − I g en négligeant le courant de fuite vers le substrat et en considérant les courants en
valeur algébrique. Donc si le courant de grille devient supérieur au courant de source, le
courant de drain devient négatif. Il apparaît donc évident que quelque soit la méthode utilisée
l’extraction des paramètres sera faussée voire impossible pour les transistors longs. Ainsi, par
exemple, la fonction Y deviendrait imaginaire en forte inversion car au dénominateur nous
aurions une racine carrée d’un terme négatif (car la transconductance est négative en forte
inversion pour ces transistors longs). Nous pourrions prendre la valeur absolue de la
transconductance mais ça n’aurait aucun sens physique. Une mauvaise idée serait d’utiliser les
courbes courant de source en fonction de la polarisation de grille en lieu et place des courbes
courant de drain en fonction de la polarisation de grille. Mais la figure 5 montre clairement
que le courant de source est lui-même perturbé par le courant de grille, il est faux de penser
que le courant de source est le même que celui qu’il y aurait avec un oxyde plus épais et que
seul le courant de drain est perturbé. La suite de ce paragraphe éclaircira ce point en
modélisant la répartition géométrique du courant de grille entre la source et le drain (voir
II.2.2 a)).
Nous voici devant un problème de taille qu’il faut résoudre impérativement pour
pouvoir continuer l’étude de ces dispositifs.

II.2.2 a) : Coefficients de partition du courant de grille αd et αs

Une façon de contourner ce problème serait de pouvoir calculer un courant de drain


« idéal », c'est-à-dire sans fuites vers la grille. Pour cela décrivons les courants présents dans
un MOSFET à canal n dans le cas d’un oxyde ultrafin en négligeant le courant substrat :

71
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Ig

αs.Ig αd.Ig Id
Is

Id0
Is = Id0 + αs I g Id = Id 0 −αd I g

Id = Is − I g
Figure 6 : Modèle de partition du courant de grille en fonction d’un courant de drain idéal noté Id0.
Nous utiliserons par la suite la nomenclature illustrée par la figure 6 :
• Id0 : courant de drain corrigé, c'est-à-dire corrigé des fuites vers la grille coté
drain
• αd : coefficient de partition du courant de grille coté drain
• αs : coefficient de partition du courant de grille coté source
• αd + αs = 1 bien sur pour que la somme des courants soit nulle
Le courant de drain « idéal » s’écrit :
I d0 = I d + α d I g = I s − α s I g (1)
Cette expression se justifie en considérant le cas où on ne polarise pas le drain (Vd=0V).
Dans cette situation si on polarise la grille pour se placer en forte inversion, il existera un
courant de drain et un courant de source alors que classiquement (pour des oxydes plus épais)
à Vd=0V on doit avoir Id=Is=0A. Cela se voit sur les caractéristiques Id-Vd en forte inversion
(voir figure 22). Donc, dans le cas d’un oxyde ultrafin, en forte inversion surtout, même à Vd
nul il existera un courant de grille dépendant bien sur de la tension de grille. La couche
d’inversion mettant en contact électriquement la source et le drain, le courant de grille aura
tendance à «aspirer » des porteurs de la source et du drain. Dans le cas d’un transistor isolé,
on aura donc un courant de drain égal à la moitié du courant de grille, l’autre moitié venant de
la source. On peut généraliser alors les expressions des courants de drain et de source sous la
forme :
I d (V g ) = −α d I g (V g ) et I s (V g ) = α s I g (V g ) (2)
Vd = 0V Vd = 0V Vd = 0V Vd = 0V

avec αd représentant la proportion de courant de grille venant du drain et αs celle venant de la


source.
Maintenant, plaçons nous en régime ohmique à Vd non nul : on souhaite calculer un
courant de drain « idéal » c'est-à-dire qui aurait une caractéristique Id(Vd) semblable à celle
d’un transistor conventionnel (à oxyde plus épais) il faut donc rajouter au courant de drain la
partie du courant de grille qui provient du drain ; d’où l’expression présentée dans l’équation
(1).
Notre but est de pouvoir extraire ce courant de drain corrigé afin de lui appliquer les
méthodes d’extraction de paramètres. Pour cela il faut pouvoir extraire les coefficients de
partition du courant de grille αd et αs.

72
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

II.2.2 b) : Extraction de αd et αs en régime ohmique : méthode (gd, gs)

Cette méthode se base sur l’extrapolation des valeurs des courants de drain et de source
à polarisation de drain nulle à partie de deux mesures en régime ohmique et n’est valable
qu’en forte inversion (Vg>>Vt). Pour commencer il faut mesurer le courant de drain (et de
source) à deux valeurs de polarisation de drain faible pour rester en régime ohmique
(Vd<<Vd,sat ). Afin de ne pas surcharger les figures qui suivent nous montrerons le résultat de
cette méthode pour le transistor le plus long (L=10µm) et pour le transistor le plus court
(L=55nm). Ainsi la figure 7 montre le résultat de telles mesures courant-tension.
1,5.10
−4
-4
4.393 ×10
5.10
5 .10 -4
−4
4

1.488 ×10

L=10µm L=55nm
4.10
4 .10 -4
4

1.10
1 .10 -4
4

Vd = 20mV

Courants (A)
Courants (A)

Id10
〈 1 0〉 Courant de source 3.10
〈 0〉 . -4
Id10 3 10
4 Courant de source
〈 1 0〉 〈 0〉
Id20
5.105 .10 -5
5
Courant de drain
Id20
Courant de drain
〈 1 0〉 〈 0〉
Is10 Is10
〈 1 0〉 〈 0〉
Is20 2.10
Is20 2 .10 -4
4

Vd = 10mV
0 0

1.10
1 .10
-4
4

Vd = 20mV Vd = 10mV
- 5.10
5 .10 -5
5

− 6 ⋅10
−5

0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6


00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg
0,6 0,8 1 1,2 1,4 1,6
1.5 − 0.5
- 0,4 - 0,2 0 0,2 0,4 0,6
Vg
0,8 1 1,2 1,4 1,6
1.5

Tension de grille (V) Tension de grille (V)


Figure 7 : Courant de drain et de source en fonction de la tension de grille à Vd=10mV et 20mV pour le
transistor le plus long (L=10µm) (a) et le plus court (L=55nm) (b).
A partir de ces courbes on calcule, pour chaque valeur de tension de grille, une
conductance de sortie du courant de drain :
I − I d1
gd = d2 (3)
Vd 2 − Vd 1
où Id1 (resp. Id2 ) est le courant de drain à Vd=Vd1 (resp. Vd2) avec 0<Vd1<Vd2.
Pour obtenir le courant de drain corrigé il suffit alors de multiplier cette conductance de
sortie du courant de drain par la valeur de tension de drain souhaitée. On peut alors comparer
ce courant de drain corrigé aux courants de drain et de source.
1,5.10
−4
1.455 ×10
-4 3,5.10
3.063 ×10
3.5 .10 -4
−4
4

L=10µm Vd = 10mV 3.10


3 .10-4
4
L=55nm Vd = 10mV
1.10
1 .10 -4
4

2,5.10
2.5 .10 -4
4
Courants (A)

Courants (A)

Courant de source Courant de source


Id10
〈 1 0〉
Id10 2.10
〈 0〉2 .10-4
4

Courant de drain Courant de drain


Is10
〈 1 0〉 5.10
5 .10 -5
5
Is10
〈 0〉

〈 1 0〉 Courant de drain 〈 0〉 Courant de drain


( ID0a)
corrigé 1,5.10
( ID0a) 1.5 .10 -4
4
corrigé

0 0 1.10
1 .10-4
4

5.10
5 .10 -5
5

- 5.10-55
5 .10
− 6 ⋅10
−5
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg
0,6 0,8 1 1,2 1,4 1,6
1.5 − 0.5
- 0,4 - 0,2 0 0,2 0,4 0,6
Vg
0,8 1 1,2 1,4 1,6
1.5

Tension de grille (V) Tension de grille (V)

73
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

6.10
−6
-5
6×10

5.10
5 .10 -5
6
L=10µm
4.10
4 .10 -5
6

Courants (A)
3.10
3 .10-5
6
Courant de source
〈 1 0〉
Id10
Courant de drain
〈 1 0〉
Is10 2.10
2 .10 -5
6

( ID0a)
〈 1 0〉 Courant de drain
corrigé
1.10
1 .10 -5
6

0 0

- 1.10 1 .10
-56
Vd = 10mV
−6
- 2.10-5
− 2 ⋅10
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5 - 0,4 - 0,2 0 0,2 0,4 0,6
Vg 0,8 1 1,2 1,4 1,6
1.5

Tension de grille (V)


Figure 8 : Courant de drain, de source et de drain corrigé en fonction de la tension de grille à Vd=10mV
pour le transistor le plus long (L=10µm) avec un zoom (a et c) et le plus court (L=55nm) (b).
En regardant la figure 8, plusieurs résultats notables apparaissent :
• Pour le transistor long, le courant de drain corrigé a une allure classique, c'est-à-
dire qu’il reste positif et sa variation avec la tension de grille est conforme aux
lois classiques des MOSFETs longs.
• Pour le transistor court l’écart est faible entre le courant de drain corrigé et le
courant de drain, néanmoins il n’est pas négligeable.
Toutefois ce dernier résultat peut paraître surprenant. En effet, en régime ohmique, le
canal étant quasiment uniforme les fuites de courant à travers la grille devraient être
identiques, donc il devrait avoir autant de fuites coté source que coté drain. Dans ce cas là les
deux coefficients de partition du courant de grille sont égaux et valent 50% chacun. Ce qui
donne un courant de drain corrigé égal à la moyenne entre le courant de drain et le courant de
source :
1 Ig Ig
Si α d = α s = alors I d = I d 0 − et I s = I d 0 + (4)
2 2 2
I + Is
D’où Id0 = d (5)
2
Or ce n’est pas le cas pour la figure 8, si on regarde le transistor court on constate que
Id0 est légèrement supérieur à Id ce qui signifie une faible valeur de αd (<10%). Tout le
raisonnement précédent est parfaitement juste dans le cas d’un transistor isolé c'est-à-dire
avec sa grille et sa source propre. Mais rappelons nous que ces mesures sont faites sur des
batteries de transistors à source et grille communes. Ainsi, lorsqu’on polarise un transistor de
la batterie on récupère un courant de grille équivalent à celui d’un transistor ayant l’aire égale
à la somme de toutes les grilles des transistors. Et comme la source est commune les fuites
coté source deviennent prépondérantes par rapport à celles coté drain pour un seul transistor et
cela d’autant plus que sa longueur de grille est petite.
Pour s’en convaincre, il faut pouvoir extraire les valeurs des coefficients de partition du
courant de grille. Pour cela il faut à chaque polarisation de grille reporter la valeur du courant
de drain et de source dans un plan (courant de drain-polarisation de drain) :

74
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

2.10
−4
2 ⋅10
2 .10 -4
4
5.10
5 .10-4
−4
4

4.393 ×10
Courant de source
αs.Ig Vg = 1,5V Vg = 1,5V
Courant de drain
1,5.10 1.5 .10 -4
4
4.10
4 .10-4
4

1.10
1 .10 -4
4

Courants(A)
Courants(A)

3.10
3 .10-4

L=10µm
4

αs.Ig
IDD10µ
〈 1 25〉 αs = 71% IDD20
〈 1 25〉

5.10 -5
αd = 19%
5
5 .10

L=55nm
〈 1 25〉 〈 1 25〉
ISS10µ ISS20 2.10
2 .10-4
4

Courant de source
0 0
Courant de drain 1.10
1 .10-4
αs = 94%
4

- 5.10
5 .10 -5
αd = 6%
5

0 0

−5
-αd.Ig -αd.Ig
− 5.264 ×10 - 1.10
1 .10 -4
4
0 0.005 0.01 0.015 0.02 0.025
− 6 ⋅10
−5

0 0.005 0.01 0.015 0.02 0.025


0 0 5 10 15
Vd 20 25 30
0.03 0
0 5 10 15
Vd
20 25 30
0.03

Tension de drain (mV) Tension de drain (mV)


Figure 9 : Courant de drain et de source en fonction de la tension de drain à Vg=1,5V pour le transistor le plus
long (L=10µm) (a) et le plus court (L=55nm) (b).

En partant de l’équation (1), si on annule la tension de drain on obtient :


I d (Vd = 0) = −α d I g et I s (Vd = 0) = α s I g
(6)
Donc en se plaçant à deux valeurs très faibles de polarisation de drain (dans notre cas
10mV et 20mV) on peut extrapoler la valeur des courants de source et de drain à une
polarisation de drain nulle car en zone ohmique les courants de drain et de source varient
linéairement avec la tension de drain. En considérant que le courant de grille reste le même il
est alors très simple d’extraire les coefficients de partition du courant de grille.
La figure 9 illustre cette méthode pour la valeur maximale de tension de grille utilisée
(ici 1,5V) et donne les valeurs extraites des coefficients de partition du courant de grille. On
remarque tout de suite que le courant de grille n’est pas réparti équitablement entre la source
et le drain et que sa répartition est nettement plus tranchée pour le transistor court que pour le
transistor long. Afin de se rendre compte du domaine de validité de cette méthode on peut
alors tracer en fonction de la tension de grille les valeurs extraites des coefficients de
partition :
1,2
1.2
1,2
1.2

αsource +αdrain αsource +αdrain


1 1
Coefficients de partition de Ig

Coefficients de partition de Ig

1 1

αsource
0,80.8 αsource 0,80.8

αd10µ
〈 0〉
0,60.6 αd20
〈 0〉
0,60.6
〈 0〉 〈 0〉
αs10µ αs20

αtot10µ
〈 0〉
0,4
− 0.008 0.4
αdrain
〈 0〉
αd20 + αs20
〈 0〉
0.4 0,4 L=55nm
0,20.2 0,20.2
αdrain
00 L=10µm 00

- −0,2
0.2 0.2
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 -−0,2
0.2 0.2
00 0,2 0,4 0,6 0,8
Vg
1 1,2 1,4 1,6
1.5 000 0.2
0,2 0.4
0,4 0.6
0,6 0.8
0,8
Vg
11 1.2
1,2 1.4
1,4 1.6
1,6
1.5

Tension de grille (V) Tension de grille (V)


Figure 10 : Coefficients de partition du courant de grille en fonction de la tension de grille pour le transistor le
plus long (L=10µm) (a) et le plus court (L=55nm) (b).
Comme on pouvait s’y attendre, la figure 10 montre que la méthode n’est valable qu’en
forte inversion, c'est-à-dire à forte polarisation de grille où les courbes ont tendance à
converger vers une constante. De plus la méthode a l’air de converger plus tôt pour le
transistor le plus long car dans ce cas la perturbation due au courant de grille est plus forte.
Nous pouvons donc appliquer cette méthode à tous les transistors et regarder la variation des
coefficients de partition du courant de grille en fonction de la longueur de grille.

75
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1,2
1.2 1
0.968
1

L=55nm

Coefficients de partition de Ig
1 αsource
Coefficients de partition de Ig
1

0,80.8
0,80.8 αsource

à Vg=1,5V
L=10µm 0,60.6
0,60.6
αd αdmax

αs αsmax

0,40.4
αdrain L=10µm 0,40.4

0,20.2
0,20.2
00
L=55nm αdrain
- 0,2
− 0.2 0.2
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
00 0
0.01 0.1 1 10
00 0,2 0,4 0,6 0,8
Vg
1 1,2 1,4 1,6
1.5
0,01
0.055 0,1 L 1 10
10

Tension de grille (V) Longueur de grille (µm)


Figure 11 : Coefficients de partition du courant de grille (a) en fonction de la longueur de grille ainsi que leur
valeur à tension de grille maximale (b) pour une batterie de transistors nMOS.
Comme nous l’avions remarqué précédemment, les coefficients de partition du courant
de grille se rapprochent lorsque la longueur de grille augmente (voir figure 11). Cela peut
s’expliquer simplement de façon géométrique. En effet, si on considère que l’aire de la grille
commune est la somme des aires des grilles de chaque transistor on peut alors regarder la
pondération de l’aire de chaque transistor par rapport à l’aire de cette grille commune.
Comme la largeur de grille est la même pour tous les transistors on peut raisonner en terme de
longueur de grille. Donc si on avait un transistor isolé avec la même largeur de grille mais
avec une longueur de grille égale à la somme des longueurs de grille des transistors nous
trouverions une valeur de 50% pour chacun des deux coefficients de partition du courant de
grille. Maintenant si on a un transistor avec la même largeur de grille mais de longueur plus
faible le coefficient de partition coté drain sera égal, par une simple règle de trois, à la valeur
pour un transistor de longueur de grille égale à la somme des longueurs de grille c'est-à-dire
50%, pondéré par le rapport de sa longueur de grille par la somme des longueurs de grille des
transistors :
L L
α d ( L) = 0,5. et α s ( L) = 1 − (0,5. ) (7)
∑L ∑L
Ce simple modèle géométrique peut alors être confronté aux mesures :
1,2
1.2
Coefficients de partition de Ig

1 1

αsource
0,80.8
à Vg=1,5V

αdmax
0,60.6
αsmax
modèle
alphad( Lth )
géométrique
0,4
alphas( Lth ) 0.4

0,20.2
αdrain
0 0

- −0,2
0.2 0.2
0.01 0.1 1 10
0,010.01 0,1 L , L , Lth , Lth 1 10
10

Longueur de grille (µm)


Figure 12 : Confrontation avec le modèle géométrique pour les coefficients de partition du courant de
grille à tension de grille maximale en fonction de la longueur de grille pour une batterie de transistors.
Ce modèle rend très bien compte, comme le montre la figure 12, de la variation des
coefficients de partition du courant de grille avec la longueur de grille des transistors.
Néanmoins, expérimentalement les coefficients de partition du courant de grille ne tendent

76
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

pas vers un rapport 0-100% aux très faibles longueurs de grille mais nous avons plutôt une
stabilisation de ce rapport autours de 5%-95%. Cela s’explique par le fait qu’il y a coté drain
et source un courant de grille parasite constant et indépendant de la longueur de grille. Ce
courant de fuite est situé le plus vraisemblablement au niveau du recouvrement entre la zone
HDD du drain et la grille. C’est ce que l’on appelle dans la littérature le courant d’overlap
[Henson ’2000].
Une vérification reste à faire, il s’agit d’appliquer cette méthode aux MOSFETs à canal
p. A priori, les résultats doivent être les mêmes quelque soit le type de canal en ce qui
concerne la répartition géométrique du courant de grille. Pour cela appliquons cette méthode
de façon complètement symétrique pour une batterie de pMOS avec exactement les mêmes
dimensions géométriques que les nMOS.
1.10
10
−3
-3 3
1 .10
0.00007
- Courant de drain et de grille (A)

- Courant de drain et de grille (A)


L=55nm
6.10
6 .10 -5
5

1.10 -4 4
1 .10
Courant de drain
L=55nm Courant de grille
1.10 -5 5
1 .10
4.10
4 .10 -5
5

1.10
6
-6
1 .10
Id10 Id10

− Ig10
2.10
2 .10 -5
− Ig10
5

L=5µm
1.10 -7 7
1 .10

1.10 -8 8
1 .10
0 0

Courant de drain
1.10 -9 9
1 .10
Courant de grille - 2.10
2 .10 -5
5
L=10µm
L=10µm
− 10
1.10
10 1 .10-10
10
1.4 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
− 0.00003
1.4 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
- 1,4 - 1,2
− 1.3
-1 - 0,8 - 0,6 − Vg
- 0,4 - 0,2 0 0,2 0,4 0.5
- 1,4 - 1,2
− 1.3
-1 - 0,8 - 0,6 − Vg
- 0,4 - 0,2 0 0,2 0,4 0.5

Tension de grille (V) Tension de grille (V)


Figure 13 : Opposé du courant de drain et de grille en échelle logarithmique (a) puis linéaire (b) en
fonction de la tension de grille à Vd=10mV pour une batterie de transistors pMOS.
Nous avons décidé de représenter l’opposé du courant de drain et du courant de grille
afin de garder des valeurs positives pour les courants lors de nos calculs. Sans rentrer dans les
détails, si on compare les pMOS aux nMOS de même géométrie, on retrouve le résultat
classique d’un courant moins important, à longueur de grille donnée, dû principalement à la
valeur nettement plus faible de la mobilité des trous comparativement à celle des électrons.
Par contre, le courant de grille a peu près la même valeur dans les deux cas, ce qui a pour
conséquence une perturbation plus forte du courant de drain pour les pMOS. Ainsi, si on
compare les figures 4 et 13, on peut dire que le pMOS de longueur de grille 5µm est autant
perturbé que le nMOS de longueur de grille 10µm. On s’aperçoit même que le pMOS de
longueur de grille 10µm, le courant de drain est très tôt négligeable devant le courant de
grille, même sous le seuil.
Par la suite nous avons appliqué notre méthode, les résultats intermédiaires sont
identiques et nous ne présenterons donc que les valeurs finales des coefficients de partition ci-
dessous.

77
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1,2
1.2 1
0.98
1

L=55nm

Coefficients de partition de Ig
1 αsource
Coefficients de partition de Ig
1

0,80.8
0,80.8
αsource

à Vg=-1, 3V
L=10µm 0,60.6
0,60.6
αd αdmax

αs αsmax

0,40.4
L=10µm αdrain 0,40.4

0,20.2
0,20.2
00
L=55nm αdrain
-− 0,2
0.2 0.2
1.4 1.2 1 0.8 0.6 0.4 0.2 0
00 0
0.01 0.1 1 10
- 1,4
− 1.3
- 1,2 -1 - 0,8 − Vg
- 0,6 - 0,4 - 0,2 00 0,01
0.055 0,1 L 1 10
10

Tension de grille (V) Longueur de grille (µm)


Figure 14 : Coefficients de partition du courant de grille (a) en fonction de la longueur de grille ainsi que
leur valeur à tension de grille maximale (b) pour une batterie de transistors pMOS.
Tout d’abord, une remarque sur la tension de grille maximale que nous avons appliqué
sur la grille. En effet, pour les pMOS c’est -1,3 V alors que pour les nMOS c’est 1,5V. Ce
choix est dû au fait que les pMOS ont des tensions de seuil plus faibles en valeur absolue que
les nMOS, donc nous avons voulu nous placer à une valeur de (Vg-Vt) équivalente. De tout
façon les figures 11 et 14 montrent bien une tendance à converger vers une constante à forte
tension de grille (en valeur absolue), donc cela n’a que peu d’incidence sur les valeurs des
coefficients de partition du courant de grille à tension de grille maximale (en valeur absolue).
La figure 14 illustre bien l’équivalence des tendances observée sur les nMOS pour les pMOS.
Pour mieux s’en convaincre, comparons une nouvelle fois la variation des coefficients de
partition du courant de grille à tension de grille maximale avec le modèle géométrique
précédent (voir figure 15).
1,2
1.2

L(µm) αd (%)
Coefficients de partition de Ig

1 1

αsource nMOS pMOS modèle


0,8
0.8 0,055 5,6 5,1 0,1576
0,085 5,6 3,8 0,2436
à Vg=-1,3V

αdmax
0,6
αsmax
0.6

modèle
0,105 5,5 2,3 0,3009
alphad( Lth )
géométrique 0,125 5 2,2 0,3582
0,4
alphas( Lth ) 0.4
0,145 4 2,2 0,4155
0,20.2 0,185 3,8 2,1 0,5301
αdrain 0,285 3,7 2,5 0,8166
0 0 0,465 3,3 2,8 1,3
1 4,1 3,8 2,9
- −0,2
0.2 0.2
0.01 0.1 1 10 5 16,2 17 14,3
0,010.01 0,1 L , L , Lth , Lth 1 10
10
10 29 27,8 28,7
Longueur de grille (µm)
Figure 15 : Confrontation avec le modèle géométrique pour les coefficients de partition du courant de
grille à tension de grille maximale en fonction de la longueur de grille pour une batterie de transistors
pMOS et comparaison avec les nMOS équivalents géométriquement pour αd.
Les mêmes conclusions que pour les nMOS sont tirées avec la figure 15 à la nuance
près que le courant d’overlap coté drain semble moins important proportionnellement parlant
pour les pMOS que pour les nMOS, ceci peut résulter d’une légère différence technologique
au niveau des zones de recouvrement drain-grille.
Afin de continuer la validation de cette méthode, appliquons-la à des transistors à source
et grille isolées. Dans ce cas, par raison de symétrie nous devrions obtenir une valeur de 50%
pour chaque coefficient de partition du courant de grille, ce qui induit un courant de drain
corrigé valant la moyenne du courant de drain et du courant de source. Notons cependant que
dans le cas de transistors isolés le courant de grille est proportionnel à la surface du transistor,
donc à la longueur de grille. Ce qui veut dire que pour les transistors courts le courant de
grille se situera à plusieurs décades de courant sous le courant de grille, ce qui le rend

78
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

négligeable. Et dans ce cas notre méthode ne peut marcher car elle sera noyée dans le bruit.
Nous utilisons pour cela les batteries de transistors isolés décrites en II.2.1 a).
1.10
10
−3
-3 3
1 .10 1.10
10
−3
-3 3
1 .10

- Courant de drain et de grille (A)


Courant de drain L=55nm L=55nm Courant de drain
Courant de drain et de grille (A)

1.10 -4 4
1 .10
Courant de grille 1.101 .10
-4 4
Courant de grille

1.10 -5 5
1 .10 1.101 .10
-5 5

6
1.101 .10
6
1 .10
1.10 -6 -6
Id10 − Id10

Ig10 Ig10

1.10 -7 7 1.101 .10


-7 7
1 .10

8
1.10 -8 1.101 .10
8
1 .10 -8

L=10µm 9
1.101 .10
9
1 .10
1.10 -9 -9
L=10µm
− 10 − 10
1.10
10 1 .10-10
1.10
10 1 .10-10
10 10
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.4 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1,4
1.3
- 1,4 - 1,2
− 1.3 -1 - 0,8 - 0,6 Vg- 0,4 - 0,2 0 0,2 0,4 0.5

Tension de grille (V) Tension de grille (V)


Figure 16 : Courant de drain et de grille en échelle logarithmique en fonction de la tension de grille à
Vd=10mV pour les transistors isolés nMOS (a) et opposé du courant de drain et de grille en échelle
logarithmique en fonction de la tension de grille à Vd=10mV pour les transistors isolés pMOS (b).
La figure 16 montre les mesures Id-Vg correspondantes. Si on compare ces mesures avec
les transistors en batterie à source et grille communes, on remarque que pour le transistor long
(L=10µm) les courbes Id(Vg) et Ig(Vg) sont presque identiques alors que pour le plus court
(L=55nm) le courant de grille se situe à presque 3 décades en dessous du courant de drain.
Pour comparer les deux configurations, nous montrerons les résultats pour le transistor long
(L=10µm).
1,2
1.2
1,2
1.2

αsource +αdrain αsource +αdrain


1 1
Coefficients de partition de Ig

Coefficients de partition de Ig

1 1

0,80.8 0,80.8

αd0
〈 0〉
0,60.6 αsource αd0
〈 0〉
0,60.6
αsource
〈 0〉 〈 0〉
αs0 αs0

〈 0〉
0,4
αtot0 − 0.01 0.4 αdrain 〈 0〉
0,4
αtot0 − 0.01 0.4 αdrain
0,20.2 0,20.2

00 nMOS 00 pMOS
- −0,2
0.2 0.2 -−0,2
0.2 0.2
1.4 1.2 1 0.8 0.6 0.4 0.2 0
0
00
0.2
0,2 0,4
0.4 0.6
0,6
0.8
0,8
1
1
1.2
1,2
1.4
1,4 - 1,4
− 1.3
- 1,2 -1 - 0,8 Vg
- 0,6 - 0,4 - 0,2 00
Vg 1.3

Tension de grille (V) Tension de grille (V)


Figure 17 : Coefficients de partition du courant de grille en fonction de la tension de grille pour le
transistor le plus long (L=10µm) nMOS (a) puis pMOS (b).
Le résultat donné par la figure 17 est sans appel : les coefficients de partition du courant
de grille pour le cas d’un transistor isolé sont bien égaux chacun à 50%. En conséquence, le
courant de drain corrigé peut être pris comme la moyenne du courant de drain et du courant de
source.
Une première façon d’extraire les coefficients de partition du courant de grille en
régime ohmique vient d’être décrite et validée avec un modèle géométrique. Néanmoins, par
souci de complémentarité, une autre méthode a été développée.

II.2.2 c) : Extraction de αd,s en régime ohmique : méthode Direct-Reverse

Une idée astucieuse afin de mesurer les coefficients de partition du courant de grille est
de faire deux mesures Id-Vg en régime ohmique en inversant la source et le drain. En effet, si
on fait une première mesure classique Id(Vg), c'est-à-dire avec la source commune à la masse

79
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

et le drain à une polarisation donnée Vd, que l’on appelle « Direct » nous obtenons les
expressions des courants suivantes (voir équation (1)) :
I ddirect = I ddirect
0 − α d I gdirect et I sdirect = I ddirect
0 + α s I gdirect (8)
Maintenant, inversons les polarisations, c'est-à-dire avec la source commune à une
polarisation donnée Vd et le drain à la masse, et refaisons une mesure Id(Vg) mais en
considérant la source comme le collecteur de courant (donc la source commune devient le
drain et le drain devient la source). Nous obtenons alors les expressions suivantes :
I dreverse = I dreverse
0 − α s I greverse et I sreverse = I dreverse
0 + α d I greverse (9)
Rappelons nous que la somme des courants est nulle. Par conséquent quelque soit la
configuration le courant de grille doit être le même, ceci devra être confirmé par les mesures,
donc nous avons I gdirect = I greverse . De plus, le courant de drain corrigé est le même par raison de
symétrie, d’où I ddirect
0 = I dreverse
0 . Dans ces conditions nous obtenons alors aisément les
coefficients de partition du courant de grille comme :
I reverse − I ddirect I direct − I dreverse
αs = s et α d = s (10)
2I g 2I g
Ayant les coefficients de partition du courant de grille, il est alors très simple de calculer
le courant de drain corrigé afin de procéder à l’extraction des paramètres.
1,5.10
1.5 .10-4
4
1.10 -33
1 .10
Valeur absolue du courant de grille (A)

−4 −4
1.424 ×10 5.356 ×10

1.10 -44
1 .10
1.10
1 .10-4
4

L=55nm L : 55nm à 10µm


Courant de drain (A)

1.10 -55
1 .10
5.10
5 .10-5
5

6
1 .10
1.10 -6
→
Idd Igd

Idr
0 0 →
Igr
1.10 -77
1 .10
Courant de grille direct
- 5.10
5 .10-5
5
Courant de grille reverse
1.10
1 .10-88

Courant de drain direct L=10µm


- 1.10
1 .10-4
4
9
Courant de drain reverse 1 .10
1.10 -9

−4
- 1,5.10
− 1.277 ×10 1.5 .10-44
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 10
1.10
10 1 .10-10
10
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg , Vgdr
0,6 0,8 1 1,2 1,4 1,6
1.5 − 0.5
- 0,4 - 0,2 0 0,2 0,4Vg , Vgdr
0,6 0,8 1 1,2 1,4 1,6
1.5

Tension de grille (V) Tension de grille (V)


Figure 18 : Courant de drain (a) et de grille (b) en fonction de la tension de grille pour une batterie de
transistors nMOS en configuration direct et reverse à Vd=10mV.
La figure 18 montre les courants de drain et de grille mesurés dans les configurations
direct et reverse sur les mêmes transistors nMOS en batterie que ceux utilisés pour illustrer la
méthode gd-gs. Pour ce qui est du courant de drain, si on avait une égalité des coefficients de
partition du courant de grille, alors le courant de drain ne dépendrait aucunement du choix
entre la source et le drain comme collecteur de courant ; on aurait donc Iddirect = Idreverse. Or ce
n’est pas du tout ce qu’on aperçoit sur la figure 18 a). Sans calcul, on peut dire en regardant la
figure 18 a) que si on choisit la source comme collecteur de courant, celui-ci est bien plus
perturbé que dans le cas où l’on choisit le drain. Cela ne peut signifier qu’une chose : les
coefficients de partition du courant de grille sont différents avec une nette prédominance pour
celui coté source. Pour ce qui est du courant de grille, la mesure montre clairement l’égalité
du courant de grille pour les deux configurations, ce qui valide l’hypothèse fondatrice de cette
méthode.
Nous pouvons alors comparer les deux méthodes :

80
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1,2
1.2
1,2
1.2

L=55nm L=55nm
1 1

Coefficients de partition de Ig
Coefficients de partition de Ig
1 1

0,80.8 αsource 0,80.8

0,60.6
L=10µm
0,60.6 αsource L=10µm
αd αddr

αs αsdr

0,40.4
αdrain L=10µm
0,40.4
αdrain L=10µm

0,20.2 0,20.2

00 00
L=55nm L=55nm

- 0,2
− 0.2 0.2 - 0,2
− 0.2 0.2

00
0 0.2
0,2
0.4
0,4 0,6
0.6 0.8
0,8
Vg
1
1 1.2
1,2
1.4
1,4
1.6
1,6
1.5
000 0.2
0,2 0.4
0,4 0.6
0,6 0.8
0,8
Vg
11 1.2
1,2 1.4
1,4 1.6
1,6
1.5

Tension de grille (V) Tension de grille (V)


Figure 19 : Coefficients de partition du courant de grille en fonction de la tension de grille pour une
batterie de transistors nMOS à Vd=10mV par la méthode gd-gs (a) et par la méthode Direct&Reverse (b).
Les résultats des deux méthodes sont identiques en forte inversion à ceci près que la
seconde méthode converge plus rapidement (voir figure 19). En effet, la méthode
Direct&Reverse donne une constance des valeurs trouvées dès que l’on se situe en forte
inversion même pour les transistors les plus courts, alors que pour la méthode gd-gs il faut
atteindre de plus fortes valeurs en tension de grille pour trouver une constance des valeurs
(comparez les figures 11 et 19).
1.516 ×10
1,6.10
1.6 .10 -4
−4
4
Courant de drain normalisé (A)

1,4.10
1.4 .10 -4
4
Méthode gd-gs

Methode
1,2.10
1.2 .10 -4
4

Direct&Reverse

1.10
1 .10 -4
4

ID0a
8.10
Id0dr
8 .10 -5
5
L=55nm

6.10
6 .10 -5
5

4.10
4 .10
-5
5

2.10
2 .10 -5
5
L=10µm

00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5
- 0,4 - 0,2 0 0,2 0,4Vg , Vgdr
0,6 0,8 1 1,2 1,4 1,6
1.5

Tension de grille (V)


Figure 20 : Courant de drain corrigé en fonction de la tension de grille pour une batterie de transistors
nMOS à Vd=10mV.
Néanmoins, le but de chacune des méthodes est de calculer un courant de drain corrigé,
c'est-à-dire soustrait du courant de fuite vers la grille coté drain, afin de lui appliquer les
méthodes d’extraction de paramètres. La figure 20 montre ce courant de drain corrigé calculé
par les deux méthodes. Il est remarquable de constater que les deux méthodes, pourtant très
différentes l’une de l’autre, donnent un courant de drain corrigé quasi-identique et cela
quelque soit la longueur de grille du transistor.
Ces conclusions s’appliquent aussi aux batteries de transistors pMOS ainsi que pour les
transistors isolés nMOS et pMOS. Ainsi, comme le courant de drain corrigé est le même et
compte tenu du fait que la méthode Direct&Reverse converge plus vite, il serait donc
préférable d’utiliser systématiquement cette méthode plutôt que la méthode gd-gs. Mais d’un
point de vue pratique, cette méthode est plus lourde à mettre en place car elle suppose deux
mesures avec une inversion des polarisations source et drain alors que la méthode gd-gs
n’utilise qu’un simple paramétrage du courant de drain ce qui représente un avantage certain

81
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

pour des tests répétitifs. Compte tenu de cette remarque et de l’équivalence des courants de
drain corrigés la méthode gd-gs a été préférentiellement utilisée lors de cette thèse.

II.2.2 d) : Extraction de αd et αs quelque soit la tension de drain

Jusqu’ici ont été présentées les méthodes d’extraction des coefficients de partition du
courant de grille pour de faible polarisation de drain valables en forte inversion. Ceci a été
motivé par le fait que c’est à ces conditions de polarisation que sont utilisées les méthodes
d’extraction de paramètres. Mais qu’en est-il de la répartition géométrique du courant de
grille à plus forte polarisation de drain ? D’un point de vue scientifique, il serait très
intéressant de pouvoir mesurer les coefficients de partition du courant de grille, toujours en
forte inversion, à forte autant qu’à faible polarisation de drain ; c'est-à-dire autant en régime
ohmique (Vd<<Vd,sat) qu’en régime de saturation (Vd>Vd,sat).
Les deux méthodes précédentes ne sont pas applicables en dehors du domaine des
faibles polarisations de drain car elles ont chacune pour hypothèse d’avoir un canal
d’inversion uniforme, donc d’être en régime ohmique. La méthode gd-gs demande que les
deux polarisations de drain soient dans le régime ohmique afin de pouvoir extrapoler les
valeurs des courants de drain et de source à polarisation de drain nulle, d’où la nécessité d’une
linéarité de ces courants avec la tension de drain. La méthode Direct-Reverse quant à elle,
présuppose une uniformité du canal d’inversion afin de pouvoir justifier l’invariance du
courant de drain corrigé quand on inverse les polarisation drain et source, donc il faut être à
faible polarisation de drain.
Il a donc fallu trouver une nouvelle méthode lorsqu’on a des polarisations de drain plus
élevées. Nous souhaitons donc regarder l’évolution des coefficients de partition du courant de
grille en fonction de la polarisation de drain à tension de grille donnée prise en forte inversion.
Le principe de notre méthode est de mesurer une sorte de conductance de sortie qui
serait toujours en pseudo régime ohmique et qui par intégration par rapport à la polarisation
de drain nous donnerait directement le courant de drain corrigé en fonction de la polarisation
de drain. Les coefficients de partition du courant de grille seraient alors calculés trivialement
si on mesure en parallèle la variation des courants de drain et de source avec la tension de
drain.
Prenons le cas d’un transistor isolé. Nous savons que dans ce cas, si on simule un
régime ohmique, nous avons les coefficients de partition égaux chacun à 50%, ce qui induit
un courant de drain corrigé égal à la moyenne du courant de drain et du courant de grille. En
fait, il suffit de faire une mesure du courant de drain en fonction de la polarisation de source, à
polarisation de grille donnée en forte inversion, en maintenant une différence constante de
quelques dizaines de millivolts, pour simuler le régime ohmique, entre la source et le drain.
Puis nous faisons la même opération pour le courant de source. On calcule alors la
conductance de sortie en prenant la moyenne du courant de drain et de source divisée par la
différence de tension entre le drain et la source.
I (V + dV ) + I s (V s )
G d (V s ) = d s (transistor isolé)
2dV
V s : 0 → V s , max (11)
V d = V s + dV avec 0 < dV << Vd,sat
Afin d’illustrer cette méthode, ce sera le transistor long (L=10µm) isolé à canal n avec
dVd=10mV dont seront montrés ici les résultats.

82
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1.10
− 12
-7
1.201 ×10
1,4.10
1.4 .10 -6
−6
6

7.88 ×10

Vg = 0,8V
0 0 1,2.10
1.2 .10 -6
6

Vg = 1V

Courant de source (A)


- 1.10
Courant de drain (A)

1 .10 -7
7

1.10
1 .10 -6
6
Vg = 1,2V

- 2.10
2 .10 -7
7

8.10
8 .10 -7
7

〈 0〉 〈 0〉
- 3.10-77
Id08 3 .10 Is08
〈 0〉 〈 0〉
Id10 Is10 6.10-77
6 .10

- 4.10-77
〈 0〉 .
Id12 4 10 Is12
〈 0〉

4.10
4 .10 -7
7

- 5.10
5 .10 -7
7

Vg = 0,8V 2.10
2 .10 -7
7
- 6.10
6 .10 -7
7

Vg = 1V
- 7.10
7 .10
-7
7

Vg = 1,2V
0 0

−7
− 7.31 ×10 - 8.10
8 .10 -7
7
0 0.2 0.4 0.6 0.8 1 − 7.1 ×10 - −2.10
13
2 .10
-7
7

0
0 0,2 0,4 0,6
Vs
0,8 1 1,2
1.2 0
0 0.2
0,2
0.4
0,4
0.6
0,6 0,8
0.8 1
1 1,2
0 Vs 1.2

Tension de source (V) Tension de source (V)


4.702 ×10
5.10
5 .10 -5
−5
5

Vg = 0,8V

Vg = 1V
Conductance de sortie (S)

4.10
4 .10 -5
5

Vg = 1,2V

3.10-55
3 .10
〈 0〉
Gd08
〈 0〉
Gd10
〈 0〉
Gd12
2.10
2 .10
-5
5

1.10
1 .10 -5
5

5.4 ×10 0− 1 1 0
0 0.2 0.4 0.6 0.8 1
0
0 0,2 0,4 0,6
Vs
0,8 1 1,2
1.2

Tension de source (V)


Figure 21 : Courant de drain (a), de source (b) et conductance de sortie (c) en fonction de la tension de
source avec Vd=Vs+10mV pour le transistor le plus long (L=10µm) nMOS.
La figure 21 montre les courants mesurés et le calcul de la conductance de sortie. Si on
se place à Vs=0V, on retrouve les résultats précédents, c'est-à-dire que le courant de drain est
négatif et il l’est de plus en plus au fur et à mesure que la tension de grille augmente. A partir
de là, le courant de drain corrigé se calcule en intégrant la conductance de sortie comme suit :
Vd

I d 0 (V d ) = ∫ G d (V s )dV s (12)
0

On peut alors comparer ce courant de drain corrigé au courant de drain et de source en


fonction de la tension de drain à différentes tensions de grille en forte inversion :
3.825 ×10
4.10
−8
4 .10 -8
8

1.049 ×10
1,2.10
−6
-6

3.10
3 .10 -8
8 1.10
1 .10 -6
6

Vg=0,8V Vg=1V
8.10
8 .10 -7
7

2.10
2 .10 -8
8
Courants (A)
Courants (A)

6.10
6 .10 -7
7

ID008bis1.10
1 .10 -8
8
ID010bis

Id08d Id10d 4.10


4 .10
-7
7

Is08d Is10d
0 0

2.10
2 .10 -7
7

- 2.10
1 .10 -8
8

Courant de drain corrigé 0 0


Courant de drain corrigé

Courant de drain Courant de drain


- 3.10
2 .10 -8
8
- 2.10
2 .10 -7
7

Courant de source Courant de source


−8 −7
− 2.744 ×10 3 .10
- 4.10-8
8
0 0.2 0.4 0.6 0.8 1
− 2.723 ×10
- 4.10
4 .10 -7
7
0 0.2 0.4 0.6 0.8 1
0
0 0,2 0,4 0,6
Vs
0,8 1 1,2
1.2 0 0 0,2 0,4 0,6
Vs 0,8 1 1,2
1.2

Tension de drain (V) Tension de drain (V)

83
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

6.115 ×10
7.10
−6
-6

6.10
6 .10 -6
6

5.10
5 .10 -6
6

Courants (A)
4.10
4 .10 -6
Vg=1,2V
6

ID012bis

Id12d 3.10
3 .10 -6
6

Is12d

2.10
2 .10
-6
6

1.10
1 .10 -6
6
Courant de drain corrigé

Courant de drain
0 0

Courant de source
−7
- 1.10-66
− 9.907 ×10 1 .10
0 0.2 0.4 0.6 0.8 1
0
0 0,2 0,4 0,6
Vs
0,8 1 1,2
1.2

Tension de drain (V)


Figure 22 : Courant de drain, courant de source et courant de drain corrigé en fonction de la tension de
drain pour le transistor le plus long (L=10µm) nMOS à trois polarisations de grille en forte inversion.
La figure 22 montre clairement qu’à Vd=0V le courant de drain corrigé est nul. De plus,
il est bien égal à la moyenne entre le courant de source et de drain, ce qui traduit une valeur de
50% pour chacun des coefficients de partition du courant de grille. Par contre, au dessus de la
tension de saturation on s’aperçoit que le courant de drain corrigé tend vers le courant de
drain, ce qui implique une dissymétrie des coefficients de partition du courant de grille avec
une prédominance pour la source. Pour en avoir le cœur net, on calcule les coefficients de
partition du courant de grille en fonction de la tension de drain :
I (V ) − I d (Vd ) I (V ) − I d 0 (Vd )
α d (Vd ) = d 0 d et α s (Vd ) = s d (13)
I g (Vd ) I g (Vd )
1
0.921
1
Coefficients de partition de Ig (A)

0,90.9
αsource
0,80.8

0,70.7
ad08
Vg = 0,8V
ad100,60.6
Vg = 1V
ad12

as08
0,50.5 Vg = 1,2V
as10

as12
0,40.4

0,30.3

0,20.2

0,10.1
αdrain
0
0.061 0
0 0.2 0.4 0.6 0.8 1
00 0,2 0,4 0,6
Vdd
0,8 1 1,2
1.2

Tension de drain (V)


Figure 23 : Coefficients de partition du courant de grille en fonction de la tension de drain en forte
inversion pour le transistor le plus long (L=10µm) nMOS.
La figure 23 montre bien que les coefficients de partition du courant de grille valent
50% à Vd=0V. Lorsqu’on augmente la tension de drain la source prend le dessus et au-dessus
d’une certaine valeur de Vd les coefficients se stabilisent à des valeurs autours de 93% pour la
source et 7% pour le drain. Ceci s’explique par le pincement du canal qui intervient à la
tension de drain de saturation. En effet, si le canal est pincé la densité de porteurs coté source
est bien supérieure à celle coté drain. Ainsi, à Vd>>Vd,sat on devrait avoir une répartition
tendant vers 0% pour le drain et 100% pour la source. De plus si on augmente la tension de
grille, on augmente en conséquence la tension de saturation ; on devrait alors avoir un
déplacement du coude des courbes vers les plus fortes valeurs de tension de drain. Cette
dernière prédiction est visible de façon nette sur la figure 23. Par contre, les coefficients de
partition du courant de grille ont plutôt tendance à rester constants à forte tension de drain au

84
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

lieu de tendre vers 0% et 100%. Ceci est dû aux courants d’overlap dans les zones de
recouvrement drain (ou source) – grille (voir §II.2.2 b)).
Ainsi, nous avons pu trouver une procédure expérimentale mesurant les coefficients de
partition du courant de grille quelque soit la tension de drain pourvu que l’on soit en forte
inversion. Il est à noter que cette méthode a été aussi validée pour les pMOS équivalents.

II.2.2 e) : Modèle de partition du courant de grille [Romanjek ’2003b]

Jusqu’ici nous avons présenté les procédures expérimentales qui permettent d’extraire
les coefficients d’extraction du courant de grille. Il devient maintenant nécessaire de
modéliser plus finement le courant de grille dans le cas d’un oxyde ultrafin, ainsi que sa
répartition entre la source et le drain, afin de pouvoir comparer nos mesures expérimentales à
un modèle physique complet.
Considérons tout d’abord une charge d’inversion à la distance x de la source dans un
canal de longueur L d’un MOSFET (voir figure 24) :
Vg

τt grille
Vs Vd
0 x L

source τs Qinv τd drain

substrat

Figure 24 : Schéma des temps de réponse possibles pour une charge d’inversion d’un MOSFET polarisé.
Nous supposons que le substrat est à la masse et que le courant substrat est négligeable.
Nous allons chercher à calculer la probabilité qu’a la charge d’inversion d’aller dans la
source, dans le drain ou dans la grille en utilisant un modèle de réponse temporelle et cela à
une distance x de la source le long du canal. Pour calculer les temps de réponse de la charge
d’inversion par rapport à la source, au drain et à la grille nous utiliserons une analyse RC.
Plaçons nous d’abord en régime ohmique, avec donc un canal uniforme. Le temps de
réponse RC coté source et drain sont pris à chaque point x du canal comme le produit de la
charge d’inversion Cinv :
dQi (V g , U c )
C inv (V g , U c ) = (14)
dU c Uc = 0
par la résistance du canal coté source et coté drain données respectivement par :
−1
W  x
Rchs (V g , x) =  .µeff (V g ).Qi (V g )  = .Rch (V g ) (15)
 x  L
et par :
−1
 W  L−x
Rchd (V g , x) =  .µeff (V g ).Qi (V g )  = .Rch (V g ) (16)
L−x  L
ce qui nous donne pour les temps de réponse source et drain par unité de longueur :

85
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

τ s , d ( x) = Rchs , d ( x).W .C inv (17)


où Qi est la charge d’inversion, µeff la mobilité effective, Rch(Vg) la résistance canal totale, Uc
le potentiel du canal (décalage du quasi niveau de Fermi), L la longueur de grille et W la
largeur de grille.
Alors la constante de temps totale du canal va résulter de l’action en parallèle de la
constante de temps coté drain et coté source. Ainsi, en intégrant la constante de temps le long
du canal on obtient :
L τ sτ d L 1
τ ch (V g ) = ∫ .dx = ∫ τ sd ( x).dx = .Rch (V g ).C inv (V g ).W .L (18 a))
0 τs +τd 0 6
en considérant :
τ sτ d x.( L − x)
τ sd ( x) = = .Rch (V g ).C inv (V g ).W .L (18 b))
τs +τd L2
La constante de temps totale représente le temps nécessaire aux porteurs venant de la
source et du drain pour charger toute la capacité du canal d’inversion. Cette constante de
temps doit être comparée à la constante de temps du modèle de « conduction-diffusion »
calculée dans la référence [Hadarra ’88] :
−1
1D 1 
τ cond − diff (V g ) = . 2 +  (19)
6 L Rch (V g ).C ox .W .L 

où D est le coefficient de diffusion (qD=kT.µeff) limitant la réponse du canal en faible


inversion, ceci est valable tant que le terme Rch.Cox.W.L correspond à une constante de temps
du canal limite en forte inversion c'est-à-dire au dessus de la tension de seuil.
La comparaison des deux constantes de temps en fonction de la tension de grille (voir
Figure 25) indique clairement que l’équation (19) constitue une bonne approximation pour la
formule générale de la constante de temps RC de l’équation 18 a) en régime ohmique.

4 0.6
Vg=1V & L=100µm
L=100µm
τch(µs)

0.4
τch (µs)

0.2

0 0
0 1 2 0 0.5 1 1.5
Vg (V) Vd (V)
Figure 25 : Variations en fonction de la tension de grille (a) et de drain (b) de la constante de temps canal
τch donnée par les équations 18 a),b) et 19 (ligne: analyse RC, pointillés: analyse conduction-diffusion).
Cette analyse RC peut être généralisée hors du régime ohmique en considérant la non
uniformité du canal d’inversion due à la polarisation de drain. Utilisons alors l’approximation
d’un canal graduel, qui nous donne pour le courant de drain l’expression suivante :

86
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

dU c
I d (V g , Vd ) = W .Qi (V g , U c ).µeff (V g , U c ). (20)
dx
Dans ce cas, il est facilement démontré que les résistances canal coté source et drain
s’écrivent simplement :
x dy
Rchs (U c ( x)) = ∫
0 W .Qi (V g , U c ( y )).µeff (V g , U c ( y ))
(21 a))
Uc 1 Uc
=∫ .dU c =
0 I d (V g , Vd ) I d (V g , Vd )
et :
L dy
Rchd (U c ( x)) = ∫
x W .Qi (V g , U c ( y )).µeff (V g , U c ( y ))
(21 b))
Vd 1 V −Uc
=∫ .dU c = d
Uc I (V , V ) I d (V g , Vd )
d g d

Puis, en intégrant le long du canal la constante de temps de l’équation 17 avec les


expressions des équations 21 a) et 21 b) et en effectuant un changement de variable pour
utiliser le potentiel variable Uc à chaque point du canal, on obtient la constante de temps totale
sous la forme suivante :
Vd U c .(V d − U c )
τ ch (V g , Vd ) = A∫ W 2 . .C inv (V g , U c ).µeff (V g , U c ).Qi (V g , U c ).dU c
0 Vd
(22)
1
avec A =
I d (V g , Vd ) 2

Bien sûr, si on fait tendre la tension de drain vers zéro, pour se placer en régime
ohmique, l’équation ci-dessus redonne l’équation 18 a). Au final, cette équation nous donne
une formule générale pour la constante de temps canal en fonction de chacune des
polarisations (source, drain et grille) et cela aussi bien en faible qu’en forte inversion, depuis
le régime linéaire jusqu’au régime de saturation.
Par exemple, la figure 25 b) montre une variation typique de la constante de temps du
canal τch avec la tension de drain depuis le régime ohmique jusqu’en saturation pour un
transistor long (L=100µm). On peut alors noter une augmentation d’un facteur deux du temps
de réponse lorsqu’on arrive en saturation, ceci est du à la réduction de la charge d’inversion
de la source vers le drain lorsqu’on polarise fortement le drain.
Il est maintenant possible de développer les équations régissant la partition du courant
de grille. Pour cela, il faut tout d’abord décrire en détail les équations d’équilibre des
différents flux dynamiques qui gouvernent une charge d’inversion au point x du canal. Dans
cette optique, nous pouvons remarquer que les porteurs qui partent vers la grille ont tendance
à faire diminuer la charge d’inversion au point x, ceci avec un taux donné par une constante
de temps de type tunnel notée τt, au contraire des porteurs venant de la source et du drain qui
l’augmente avec un taux donné par les constantes de temps τs et τd. La variation de la charge
d’inversion à un point x du canal s’écrit donc :

87
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

dQi Qi 0 − Qi Qi 0 − Qi Qi
= + − (23)
dt τs τd τt
avec Qi0 la charge d’inversion à l’équilibre.
En régime permanent, la variation de la charge d’inversion avec le temps est nulle. Dans
ce cas, la densité du courant de grille Jg(x) et les densités associées des courants de partition
coté source et drain Jgs(x) et Jgd(x) s’écrivent :
Qi Qi 0
J g ( x) = = (24 a))
τt τ t + τ sd
Q i 0 − Qi τd Q − Qi τs
J gs ( x) = = .J g ( x) et J gd ( x) = i 0 = .J g ( x ) (24 b))
τs τ s +τ d τd τ s +τ d
L’équation 24 a) signifie simplement que le courant de grille à un point x du canal est
limité par la constante de temps totale des porteurs venant de la source et du drain (τsd) mais
aussi par la constante de temps tunnel τt des porteurs qui passent à travers l’oxyde de grille.
Les équations 24 b) indiquent que le courant de grille au point x du canal peut se diviser en
deux selon la provenance des porteurs qui le constitue, c'est-à-dire ceux venant coté source
(Jgs(x)) et ceux venant coté drain (Jgd(x)). Utilisant encore une fois le changement de variable
qui consiste à prendre le potentiel au point x (Uc(x)) avec l’approximation d’un canal graduel,
on peut écrire le courant de grille ainsi que ses composantes de partition coté source et coté
drain de la manière suivante :
1 Vd Qi 0 (V g , U c )
I d (V g , V d ) ∫0
I g (V g , Vd ) = W 2
. .µeff (V g , U c ).Qi 0 (V g , U c ).dU c (25 a))
τ t + τ sd
Vd U c Qi 0 (V g , U c )
I gs (V g , V d ) = B ∫ W 2 . . .µ eff (V g , U c ).Qi 0 (V g , U c ).dU c (25 b))
0 Vd τ t + τ sd
Vd V d − U c Qi 0 (V g , U c )
I gd (V g , V d ) = B ∫ W 2 . . .µ eff (V g , U c ).Qi 0 (V g , U c ).dU c
0 Vd τ t + τ sd
(25 c))
1
avec B =
I d (V g , V d ).I g (V g , V d )
Dans ces expressions des courants la constante de temps tunnel peut être calculée en
utilisant l’approximation WKB via une transparence T et une fréquence de sortie fesc définies
comme suit : τt=1/[fesc(Vg,Uc).T(Vg,Uc)] [Clerc ’2002, Lime ’2001].
A partir de là on peut définir un courant de drain corrigé, c'est-à-dire corrigé du courant
de fuite vers la grille provenant du drain : Id=Id0-Igd (ou bien Is=Id0+Igs). De plus, on peut alors
définir les coefficients de partition du courant de grille coté source et coté drain comme tels :
I gs I gd
αs = et αd = (26)
Ig Ig
Pour tester ce modèle, on peut retrouver le comportement classique du courant de grille
pour les transistors longs et à oxyde ultrafin. En premier lieu, si on a un transistor isolé
ultrafin en régime ohmique et en forte inversion on se retrouve avec une densité de courant de
grille constante le long du canal. Mais lorsque le transistor devient de plus en plus long il y a
une baisse de densité du courant de grille au centre du canal car les porteurs venant de la

88
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

source et du drain n’ont pas le temps d’arriver au centre du canal, on obtient alors une
répartition en « cuvette » de la densité du courant de grille. Ce phénomène est très bien
reproduit par notre modèle sur la figure 26.
1.5
tox=1.2nm Vg=2V

Jg(x)/Jg(0)
1.0 L(µm )= 10

0.5 50
100

0
0 0.5 1
x/L
Figure 26 : Dépendance spatiale du courant de grille normalisé le long du canal pour différentes longues
longueurs de grille.
Ainsi, si on trace la densité de courant de grille moyenne du canal par rapport à un
transistor court (avec donc une répartition uniforme) on devrait avoir une baisse progressive,
et bien sur elle serait d’autant plus forte que l’oxyde est mince. Ceci est illustré sur la figure
27.
10
Jg(L)/Jg(L=0.1µm)

1
1.8
1.5
0.1 1.2
tox(nm)= 0.9

0.01
Vg=2V
0.001
1 10 100 1000
L(µm)
Figure 27 : Dépendance en longueur de grille du courant de grille normalisé par rapport à un transistor
court pour différentes épaisseurs d’oxyde de grille.
De récents résultats expérimentaux [Gilibert ‘2004] ont mis en évidence ces
phénomènes.
Néanmoins, il faut garder à l’esprit que le but de notre modèle est de le confronter à nos
méthodes expérimentales servant à extraire le courant de drain corrigé et les coefficients de
partition du courant de grille.
Pour commencer, plaçons nous en régime ohmique. Reprenons les résultats
expérimentaux pour le transistor isolé à canal n long (L=10µm) présentés précédemment et
comparons-les à notre modèle (voir figure 28).

89
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1,2
1.2
5.10 6
5 .10-6
−6
4.264 ×10
αsource +αdrain Modèle

Courant de drain normalisé (A)


1
Coefficients de partition de Ig
1 Méthode expérimentale
4.10
4 .10-6
6

 → 
αd( Vg , 0 , 0.010,8
) 0.8
 →
αs( Vg , 0 , 0.01 )
  0,6 → 0.6
αsource 3.10
3 .10-6
6

αtot ( Vg , 0 , 0.01 ) Idd0

αdd
〈 0〉
0,40.4 αdrain ID010

〈 0〉 2.10
2 .10-6
6
αsd
〈 0〉
αtotd − 0.010,20.2 Modèle

1.10
1 .10-6
6

0 0 Méthode expérimentale Vd = 10mV


-−0,2
0.2 0.2
0
10
− 12

00 0.2
0,2 0.4
0,4 0.6
0,6 0.8
0,8 11 1.2
1,2 1.4
1,4 00 0.2
0,2 0.4
0,4 0.6
0,6 0.8
0,8 11 1.2
1,2 1.4
1,4
0 Vg , Vg , Vg , Vgd , Vgd , Vgd 1.301 0 Vg , Vgd 1.301

Tension de grille (V) Tension de grille (V)


Figure 28 : Comparaison entre le modèle (lignes) et les résultats expérimentaux (symboles) pour le
nMOSFET long (L=10µm) isolé à Vd=10mV en ce qui concerne les coefficients de partition du courant de
grille (a) et le courant de drain corrigé (b).
Le modèle prévoit bien une répartition à 50%-50% du courant de grille, ce qui est
conforme à nos mesures en forte inversion (voir figure 28 a)). Le courant de drain corrigé qui
en résulte sera donc proche des mesures expérimentales si on arrive à bien modéliser
quantitativement le courant de grille total. Ceci est le cas pour ce transistor comme le montre
la figure 28 b). Ce modèle donne d’aussi bons résultats pour les pMOSFETs équivalents.
Maintenant, comparons le modèle aux mesures, toujours sur un transistor long isolé, en
forte inversion du régime ohmique au régime de saturation.
1
0.989
1 1
0.973
1
Coefficients de partition de Ig (A)

Coefficients de partition de Ig (A)

αsource αsource
0,80.8 0,80.8

Modèle Modèle
0,60.6
ad08 Méthode expérimentale ad12 0,60.6 Méthode expérimentale
αd08m αd12m

as08 as12

αs08m αs12m
0,40.4 0,40.4
Vg = 0,8V Vg = 1,2V
0,20.2 0,20.2
αdrain αdrain
0
0.011 0
0 0.2 0.4 0.6 0.8 1
0
0.027 0
0 0.2 0.4 0.6 0.8 1
00 0,2 0,4 0,6
Vdd , Vdm , Vdd , Vdm 0,8 1 1,2
1.2 00 0,2 0,4 0,6
Vdd , Vdm , Vdd , Vdm
0,8 1 1,2
1.2

Tension de drain (V) Tension de drain (V)


Figure 29 : Comparaison entre le modèle (lignes) et les résultats expérimentaux (symboles) pour le
nMOSFET long (L=10µm) isolé à Vd=10mV sur les coefficients de partition du courant de grille en
fonction de Vd à Vg=0,8V (a) et Vg=1,2V (b).
Une très bonne adéquation entre le modèle et les mesures expérimentales est constatée
sur les figures 29 a) et 29 b) notamment en dessous de la tension de saturation, c'est-à-dire en
régime ohmique. Néanmoins, il y a une désaccord en régime de saturation où le modèle
prévoit une tendance vers 0% pour le coefficient coté drain et vers 100% coté source. Or nous
avons vu précédemment qu’il existe un courant de grille d’overlap qui entraîne une saturation
des valeurs des coefficients de partition du courant de grille vers des valeurs d’environ 7%
coté drain et 93% coté source (voir figure 23). Ceci explique la différence constatée entre le
modèle et les mesures sur les figures 29 a) et 29 b) en saturation. Ce modèle donne les mêmes
résultats pour les pMOSFETs équivalents.
Mais au final, notre modèle rend bien compte des résultats précédents et valide nos
méthodes expérimentales d’extraction du courant de drain corrigé et des coefficients de
partition du courant de grille.

90
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

II.2.2 f) : Conclusion sur la partition du courant de grille

Au cours de ce paragraphe a été présentée la problématique de l’influence du courant de


grille sur le courant de drain pour des transistors MOS à oxyde ultrafin. Afin d’extraire
correctement les paramètres électriques de ces transistors il a donc fallu développer une
méthode pour corriger ce courant de drain de l’influence du courant de grille.
Plusieurs méthodes pour résoudre ce problème ont été proposées. Il s’agit de
modélisations électriques par simulation bidimensionnelle (TCAD) [Planes ’2003] ou bien
par une approche basée sur la segmentation du canal en plusieurs transistors [Gilibert ’2004],
mais n’incluant pas de méthode d’extraction expérimentale complète des coefficients de
partition et du courant de drain corrigé quelque soit les polarisations appliquées au transistor.
Nous nous sommes placés en premier lieu en régime ohmique. Nous avons proposé
deux méthodes pour extraire ce courant de drain corrigé via l’extraction des coefficients de
répartition de la provenance géométrique du courant de grille. Ces deux méthodes ont été
validées par un modèle simple de répartition géométrique du courant de drain.
En second lieu, nous avons proposé une méthode de calcul de ce courant de drain
corrigé en fonction de la polarisation de drain afin de n’être plus restreint au régime ohmique.
Ensuite, afin de valider toutes ces méthodes nous avons développé un modèle physique
du courant de grille ainsi que de sa répartition géométrique dans le cas d’un oxyde ultrafin. La
comparaison de ses prédictions avec les résultats obtenus précédemment a permis de valider
les méthodes d’extraction du courant de drain corrigé.
A nous maintenant d’appliquer ces méthodes sur les transistors étudiés et d’extraire les
paramètres électrique de nos dispositifs grâce à ce courant de drain corrigé.

II.2.3 : Résultats expérimentaux

Dans ce paragraphe, seront montrés successivement les résultats sur les lots lot
« GRI », « MDX » et « HKC » en commençant par le lot le plus ancien (« GRI »). Au cours
de l’étude de ce lot, ont été soulevés quelques problèmes d’adéquation de la méthode
d’extraction « Fonction Y » pour des dispositifs aussi courts. Alors, des investigations et des
améliorations ont été réalisées pour adapter cette méthode dont nous montrerons les résultats.
Bien sûr, nous appliquerons ces méthodes aux deux autres lots. Pour finir, une comparaison
sera faite entre les différentes générations de transistors.

II.2.3 a) : Principaux résultats sur le lot « GRI »

Ce paragraphe ne sera pas un listing exhaustif des paramètres extraits sur ce lot mais
plutôt un résumé des principaux qui nous ont semblé importants à traiter.
Tout d’abord, voici les caractéristiques Id-Vg (voir figure 30) d’une batterie de
transistors MOS à canal n et p corrigées de l’influence du courant de grille à 10mV de tension
de drain que nous avons utilisées afin d’extraire les paramètres électriques du lot « GRI ».

91
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1.344 ×10
1.10
−4
-3 3
1 .10 1.10
10
−3
-3 3
1 .10

1.10 -4 4
1 .10 1.10 -4 4
1 .10

- Courant de drain corrigé (A)


Courant de drain corrigé (A)

1.10 -5 5
1 .10
L=55nm 1.10 -5 5
1 .10
L=55nm

1.10 -6 6
1 .10 1.10 -6 6
1 .10

L=10µm
1.10 -7
ID0a 1 .10
7
1.10 -7 7
ID0a 1 .10
L=10µm

1.10 -8 8
1 .10 1.10 -8 8
1 .10

1.10 -9 9
1 .10 1.10 -9 9
1 .10

1.10
1 .10
-10
10
1.10
1 .10-10
10

1.10
10 1 .10-11
− 11 11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4
− 11
1.10
10 1 .10-11
11

− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg 0,6 0,8 1 1,2 1,4 1.5 − 1.5
1.4 1.2
- 1,4 - 1,2
1
-1
0.8 0.6 0.4 0.2
- 0,8 - 0,6− Vg - 0,4 - 0,2
0
0
0.2
0,2
0.4
0,4 0.5

Tension de grille (V) Tension de grille (V)


1.344 ×10
1,4.10
1.4 .10 -4
−4
4

7.442 ×10
8.10
8 .10 -5
−5
5

1,2.10
1.2 .10
-4
4 7.10
7 .10 -5
5
Courant de drain corrigé (A)

Courant de drain corrigé (A)


L=55nm
L=55nm 6.10
6 .10 -5
5

1.10
1 .10 -4
4

5.10
5 .10 -5
5

8.10
8 .10 -5
5

ID0a 4.10 . -5
ID0a 4 10
5

6.10
6 .10 -5
5

3.10
3 .10 -5
5

4.10-55
4 .10

2.10
2 .10 -5
5

2.10-55
2 .10
L=10µm L=10µm
1.10
1 .10 -5
5

00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 00 0
− 0.5
- 0,4 - 0,2 0 0,2 0,4Vg 0,6 0,8 1 1,2 1,4 1.5
1.4 1.2
- 1,4 - 1,2
1
-1
0.8 0.6 0.4 0.2
- 0,8 - 0,6− Vg - 0,4 - 0,2 0
0 0.2
0,2
0.4
0,4
− 1.5 0.5

Tension de grille (V) Tension de grille (V)


Figure 30 : Courant de drain (resp. opposé du courant de drain) en fonction de la tension de grille à
Vd=10mV pour une batterie à source et grille communes de transistors nMOS (resp. pMOS) en échelle
logarithmique (a) (resp. (b)) et en échelle linéaire (c) (resp. (d)).
A ce stade, plusieurs remarques classiques peuvent être faites. Tout d’abord, à
géométrie égale, les pMOS ont un courant de drain moins élevé que les nMOS, cela est dû à
la plus faible mobilité des trous par rapport à celle des électrons. En forte inversion,
l’augmentation du courant de drain en fonction de la tension de grille est de plus en plus
freinée lorsqu’on réduit la longueur de grille du transistor, cela est dû à l’augmentation
progressive de l’atténuation de la mobilité effective par la résistance série source-drain Rsd.
On remarque aussi en regardant les caractéristiques Id-Vg que la tension de seuil et la pente
sous le seuil sont conservées même aux très faibles longueurs de grille. Un bémol toutefois
doit être rapporté : pour le transistor pMOS le plus court (L=55nm) on note une moins bonne
caractéristique Id-Vg notamment sous le seuil. En effet, il est technologiquement plus difficile
d’optimiser un pMOS qu’un nMOS pour une longueur de grille donnée.
Commençons par regarder en détail la tension de seuil. La figure 31 montre la variation
des tensions de seuil extraites en fonction de la longueur de grille pour les nMOS et les
pMOS.

92
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

0,5 0,5
0,45 0,45
0,4 0,4

-Tension de seuil (V)


Tension de seuil (V)

0,35 0,35
0,3 0,3
0,25 nMOS 0,25
pMOS
0,2 0,2
0,15 0,15
0,1 0,1
0,05 0,05
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)
Figure 31 : Tension de seuil (resp. opposé de la tension de seuil) en fonction de la longueur de grille pour
une batterie à source et grille communes de transistors nMOS (a) (resp. pMOS (b)).
Une très bonne tenue de la tension de seuil à la diminution de la longueur de grille
s’observe sur la figure 31. On note toutefois un léger effet de canal court inverse (RSCE) qui
fait augmenter la tension de seuil quand on diminue la longueur de grille, cet effet étant plus
marqué pour les pMOS. Ces propriétés sont dues à l’ajout de poches de surdopage qui sont
implantées pour compenser le partage de charge des transistors courts (voir § I.5.3). Pour s’en
convaincre, une méthode possible est de polariser le substrat en inverse, ce qui a pour
conséquence d’étendre la zone désertée sous la grille, donc d’augmenter le nombre de dopants
activés. Alors, le surdopage apporté par les poches aura proportionnellement moins d’effet sur
la tension de seuil. Ceci permet donc d’éteindre artificiellement l’effet des poches sur la
tension de seuil.
40 100
Décalage de tension de seuil (mV)

Décalage de tension de seuil (mV)

50
30 nMOS
0
20
-50
10
-100 pMOS
0 -150

-10 -200

Vsub = 0V -250
-20 Vsub = 0V
-300
Vsub = -3V Vsub = 3V
-30
-350
-40 -400
0,01 0,1 1 10 0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)
Figure 32 : Variation de la tension de seuil en fonction de la longueur de grille par rapport au transistor
long (L=10µm) pour une batterie à source et grille communes de transistors nMOS (a) (resp. pMOS (b)).
Sur la figure 32, nous montrons la comparaison entre les tensions de seuil extraites en
mettant le substrat à la masse et celles extraites en appliquant -3V pour les nMOS et 3V pour
les pMOS au substrat. En considérant que les poches ne jouent pas de façon significative sur
le transistor long (L=10µm), nous avons décidé de représenter la variation de tension de seuil
par rapport à celle du transistor long en prenant la différence entre les deux valeurs pour
supprimer le décalage moyen dû à l’application d’une polarisation sur le substrat. Pour
information, celui-ci est mesuré sur le transistor long à 359mV pour les nMOS et à 384mV
pour les pMOS. Alors, la figure 32 montre qu’il n’y a plus de RSCE quand on éteint
artificiellement les poches, la tension de seuil chutant aux faibles longueurs de grille, ce qui
est la signature d’un effet de partage de charge. Il est a noté que le partage de charge est plus
fort sur les pMOS que sur les nMOS, c’est la raison pour laquelle les poches de surdopage
pour les pMOS sont plus fortement dopées et implantées que celles des nMOS (voir § II.2.1
a)). Grâce à cette méthode, nous avons pu caractériser l’effet des poches de surdopage sur la
tension de seuil.

93
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Un autre paramètre clef pour juger de la qualité des transistors est le paramètre S, c'est-
à-dire l’inverse de la pente sous le seuil (voir § I.3.1 b)).
100
90
80
70
S (mV/decade) 60
50
40
30
nMOS
20
pMOS
10
0
0,01 0,1 1 10
Longueur de grille (µm)
Figure 33 : Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie à
source et grille communes de transistors nMOS et pMOS.
La figure 33 montre la très bonne tenue de la pente sous le seuil quand on diminue la
longueur de grille, seul le pMOS de 55nm a une plus mauvaise pente sous le seuil, cela a déjà
été remarqué dans ce paragraphe. Ainsi, la bonne tenue de la tension de seuil et de la pente
sous le seuil permet de garantir une faible valeur du courant Ioff même aux plus faibles
longueurs de grille.
Pour ce qui est du transport électrique dans le canal d’inversion, il faut s’intéresser à la
mobilité effective, donc à son atténuation en forte inversion. Pour cela, regardons les valeurs
extraites du premier et du second facteur d’atténuation de mobilité :
-1 -2
θ 1 (V ) θ 2 (V )
L(µm) nMOS pMOS nMOS pMOS
0,055 8,101 3,288 0,088 0,042
0,085 5,812 2,366 0,091 0,025
0,105 5,191 2,149 0,174 0,018
0,125 5,13 2,078 0,014 0,017
0,145 4,9 1,939 0,126 0,018
0,185 4,3 1,803 0,138 0,011
0,285 3,093 1,697 0,136 0,032
0,465 2,481 1,579 0,185 0,05
1 2,412 1,372 0,142 0,06
5 0,933 0,764 0,133 0,017
10 0,667 0,032 0,103 0,04
Tableau 3 : Valeurs des deux facteurs d’atténuation de mobilité pour une batterie à source et grille
communes de transistors nMOS et pMOS.
Les valeurs trouvées pour le premier facteur d’atténuation de mobilité sont plus élevées
pour les nMOS que pour les pMOS, ceci est dû à la plus grande mobilité des électrons par
rapport à celle des trous. Pour les pMOS le second facteur d’atténuation de mobilité est
presque négligeable alors que pour les nMOS il ne l’est pas, mais dans tous les cas il reste
nettement inférieur au premier facteur d’atténuation de mobilité. Donc, l’interface Si/SiO2
apparaît plus rugueuse pour les nMOS que pour les pMOS. Puis, en traçant le premier facteur
d’atténuation de mobilité en fonction du paramètre de transconductance nous obtenons la
résistance série source drain Rsd (voir § I.6.2.c)). Ceci nous donne une valeur de 560 Ω.µm
pour les nMOS et de 850 Ω.µm pour les pMOS. On trouve une valeur plus élevée pour les
pMOS que pour les nMOS, ce qui est un résultat tout à fait classique. Néanmoins, ce sont des
valeurs plutôt faibles signe que la siliciuration des zones HDD source-drain est efficace pour

94
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

baisser la valeur des résistances d’accès. Tous ces résultats tendent donc à prouver l’efficacité
des processus technologiques utilisés afin d’obtenir une bonne valeur de courant de drain en
forte inversion lorsqu’on réduit la longueur de grille.
Passons tout de suite à un point très important de ce paragraphe. Il s’agit d’une possible
dégradation de la mobilité à bas champ aux faibles longueurs de grille. Nous avons été amené
à douter de l’hypothèse communément admise que la mobilité à bas champ n’est pas affectée
par la réduction de la longueur de grille, dépendant uniquement du dopage du substrat. Tout
commence lorsque nous avons voulu appliquer la méthode décrite au paragraphe I.6.2 d) pour
extraire la longueur de grille effective.
L(µm) Leff(µm) L+∆L(µm)
nMOS pMOS nMOS pMOS
0,055 0,064 0,041 0,035 0,023
0,085 0,083 0,065 0,065 0,053
0,105 0,1 0,078 0,085 0,073
0,125 0,104 0,095 0,105 0,093
0,145 0,129 0,105 0,125 0,113
0,185 0,164 0,137 0,165 0,153
0,285 0,239 0,181 0,265 0,253
0,465 0,436 0,287 0,445 0,433
1 0,728 0,637 0,98 0,968
5 5,109 4,839 4,98 4,968
10 10 10 9,98 9,968
Tableau 4 : Longueur de grille effective par deux méthodes pour une batterie à source et grille communes
de transistors nMOS et pMOS.
En considérant que le décalage ∆L entre les longueurs de grille physiques et effectives
est constant, nous trouvons une valeur de -20nm pour les nMOS et de -32nm pour les pMOS
(voir tableau 4). Ces valeurs semble assez élevées, même si elles seraient acceptables compte
tenu du type de lithographie utilisée pour ce lot (lithographie optique DUV : Deep Ultra
Violet). Mais ce qui surprend le plus sont les résultats donnés par la méthode qui consiste à
laisser libre le décalage entre longueurs de grille physiques et effectives. En effet, les valeurs
trouvées (voir tableau 4) sont très différentes de celle de la première méthode. De plus, les
valeurs trouvées ne sont pas raisonnables d’un point de vue physique. Par exemple, pour le
transistor de longueur de grille physique de 0,145 µm nous trouvons une longueur de grille
effective de plus de 40nm plus faible ; ce qui est beaucoup trop grand. Rappelons que cette
méthode se base sur la comparaison des pentes de la fonction Y en forte inversion de chaque
transistor par rapport à celle du transistor long pour lequel on considère Leff=L (voir § I.6.2
d)). Or cette valeur de pente vaut :
W
SY = µ 0 C oxVd (27)
Leff
Donc pour que cette méthode soit correcte, il faut poser comme hypothèse que la
mobilité à bas champ µ0 ne dépende pas de la longueur de grille. Si ce n’était pas le cas, les
valeurs de longueur de grille seraient faussées.
Maintenant, si on décide de considérer que la mobilité à bas champ peut varier, alors il
faut poser comme hypothèse que les longueurs de grille effectives sont connues. Donc il faut
avoir une méthode indépendante pour extraire cette longueur de grille effective, ce sera l’objet
du chapitre suivant. Mais à défaut de cela, on peut poser arbitrairement que la longueur de
grille effective est égale à la longueur de grille physique mesurée au préalable par photo
TEM. Dans ce cas, on peut extraire la mobilité à bas champ pour chaque transistor en
renversant l’équation (27), ce qui nous donne :
L
µ 0 ( L) = S Y2 (28)
WC oxVd

95
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Si on applique ce calcul sur les transistors précédents on obtient la figure 34.


600 140
Mobilité à bas champ (cm2V-1s-1)

Mobilité à bas champ (cm2V-1s-1)


500 120

100
400
80
300 nMOS pMOS
60
200
40

100
20

0 0
0,01 0,1 1 10 0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)
Figure 34 : Mobilité à bas champ en fonction de la longueur de grille pour une batterie à source et grille
communes de transistors nMOS et pMOS.
La figure 34 nous informe que la mobilité à bas champ se trouve dégradée pour les
transistors les plus courts d’environ 20% pour les nMOS comme pour les pMOS entre le
transistor long (L10µm) et le transistor le plus court (L=55nm). Il est important ici de revenir
à la définition de la mobilité à bas champ. En effet, rappelons la formule de la mobilité
effective en régime ohmique et en forte inversion :
µ0
µ eff =
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
2 (29)

La mobilité à bas champ est considérée comme celle qu’ont les porteurs au voisinage du
seuil, où ils n’interagissent pas encore fortement avec les phonons du réseau cristallin ni avec
les pièges à l’interface Si/SiO2. Ainsi, la mobilité à bas champ ne dépend que du dopage canal
et est donc en théorie indépendante de la géométrie du transistor. Mais il se peut que quand on
réduit les dimensions du transistor apparaissent des défauts ou des charges qui vont dégrader
cette mobilité à bas champ. Or rappelons que des poches de surdopage ont été implantées
dans ces transistors. Leur effet sur la tension de seuil a été présenté précédemment dans ce
paragraphe. Si on raisonne en dopage moyen, l’implantation de poches va avoir tendance à
augmenter ce dopage moyen du canal. Bien sûr, pour un transistor de 10µm de longueur de
grille, cet effet sera négligeable mais sur un transistor de 55nm au vu de la dose de dopants
implantée, il n’est pas déraisonnable de penser que le dopage moyen sera significativement
augmenté. Dans ce cas, la mobilité à bas champ sera plus faible selon la relation [Masetti
’83]:
1340
µ 0 (cm 2 .V −1 .s −1 ) = 60 +
N (at.cm −3 ) (30)
1 + d 17
10
En effet, selon la formule 30 valable pour les électrons, une augmentation du dopage
moyen vu par les porteurs se traduira par une baisse de leur mobilité à bas champ. Pour les
trous, le comportement est le même. Or nous avons vu dans ce paragraphe une méthode pour
éteindre artificiellement les poches de surdopage. Ainsi si on polarise le substrat en inverse,
nous étendons la zone désertée sous la grille, donc nous augmentons le nombre de dopants
activés. Alors, le surdopage apporté par les poches aura proportionnellement moins d’effet sur
la mobilité à bas champ. En considérant que les poches ne jouent pas de façon significative
sur le transistor long (L=10µm), nous représentons la variation de mobilité à bas champ par
rapport à celle transistor long en prenant le rapport des deux valeurs pour supprimer la baisse
moyenne de la mobilité à bas champ due à l’application d’une polarisation sur le substrat.
Pour information, celle-ci est mesurée sur le transistor long à 36cm2V-1s-1 pour les nMOS et à
60cm2V-1s-1 pour les pMOS.

96
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1,4 1,4
Rapport des mobilités à bas champ

Rapport des mobilités à bas champ


1,2 1,2

1 1

0,8 0,8
nMOS pMOS
0,6 0,6

0,4 0,4
Vsub = 0V Vsub = 0V
0,2 Vsub = -3V 0,2 Vsub = 3V

0 0
0,01 0,1 1 10 0,01 0,1 1 10

Longueur de grille (µm) Longueur de grille (µm)


Figure 35 : Valeur de la mobilité à bas champ en fonction de la longueur de grille par rapport au
transistor long (L=10µm) pour une batterie à source et grille communes de transistors nMOS (a) (resp.
pMOS (b)).
Sur la figure 35, on remarque que la polarisation du substrat a un impact important sur
la mobilité à bas champ, surtout pour les transistors les plus courts. Cela nous conforte dans
l’idée qu’en polarisant le substrat en inverse on éteint les poches artificiellement car celles-ci
jouent surtout aux plus faibles longueurs de grille. Ainsi, en neutralisant l’effet des poches, la
mobilité à bas champ ne se dégrade plus aux faibles longueurs de grille. On observe même
une augmentation qui peut s’expliquer par le fait qu’on a considéré Leff=L, or si Leff est plus
faible de quelques nanomètres à L, cela aura tendance à augmenter artificiellement la valeur
de mobilité à bas champ extraite (voir équation (28)).
Une objection peut nous être faite ici : il n’y a pas que le dopage qui peut faire baisser la
mobilité à bas champ, cela peut venir de défauts neutres ou chargés notamment dus à
l’implantation des poches de surdopage qui peuvent endommager le réseau cristallin près de
la source et du drain. Ce qui se fera sentir bien sur d’autant plus fortement que le transistor est
court. Il faudrait dans ce cas avoir des transistors avec et sans poches de surdopage et regarder
ce que devient la mobilité à bas champ pour les transistors courts dans les deux cas. Il faudrait
aussi pouvoir caractériser les probables défauts induits par l’implantation des poches. Cela a
été mené mais sur d’autres types de dispositifs. Les résultats seront montrés dans la partie de
ce chapitre (voir § II.3.2 b)) consacrée aux transistors nMOS Si:C (à incorporation de
Carbone).
Nous pouvons néanmoins affirmer avec un certain degré de confiance que les valeurs de
longueur effective trouvées pour ces dispositifs sont faussées par une dégradation de la
mobilité à bas champ des transistors les plus courts due à l’implantation de poches de
surdopage.
Pour ce qui est de l’étude hors régime ohmique, il nous est apparu intéressant de
montrer surtout les résultats concernant le maximum de la vitesse de dérive en fonction de la
longueur de grille. Pour ce faire nous nous sommes basés sur des mesures Id(Vd) à Vg=1,2V et
1,3V pour les nMOS et à Vg=-1,2V et -1,3V pour les pMOS.

97
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1.10
10
7
1 .107
7
1.10
7
1 .107
7

10
Vitesse de dérive maximale (cm s-1)

Vitesse de dérive maximale (cm s-1)


Vd = 1,5V Vd = -1,5V

1.10
1 .106
6
1.10
1 .106
6

〈 1〉 〈 1〉
Vderivmax Vderivmax
〈 1〉 〈 1〉
Vderivmax0 Vderivmax0
6 Sans correction de Rsd Sans correction de Rsd
1.15 ×10 3×10
5

L
Avec correction de Rsd L
1 .1
Avec correction de Rsd
1.10
1 .105
5
1.10 55
1 .10
Loi en 1/L Loi en 1/L

nMOS pMOS
4
1.10
10 1 .1044
0.01 0.1 1 10 1.10
10 1 .1044
4

0,010.055 0,1 L 1 10
10
0,01
0.01 0.1
0,1 1
1 10
10
0.055 L 10

Longueur de grille (µm) Longueur de grille (µm)


Figure 36 : Maximum de la vitesse de dérive pour chaque longueur de grille pour une batterie à source et
grille communes de transistors nMOS (a) (resp. pMOS (b)).
Tout d’abord, nous remarquons sur la figure 36 que les valeurs sont plus faibles pour les
pMOS que pour les nMOS, cela vient du fait que pour les trous, leur vitesse d’injection coté
source est plus faible que celle des électrons. La raison physique en est la différence de masse
effective entre les deux types de porteurs [Assaderaghi ’97]. De plus, nous observons un écart
progressif se creuser vis-à-vis d’une loi classique en 1/L à partir de 1µm de longueur de
grille ; nous avons même une saturation du maximum de la vitesse de dérive apparaissant aux
plus faibles longueurs de grille. Ceci étant valable autant pour les nMOS que pour les pMOS.
Ici nous touchons à une prédiction souvent évoquée dans la littérature [Assaderaghi ’97, Rais
’94] d’une limitation intrinsèque de la vitesse des porteurs aux faibles longueurs de grille.
Celle-ci en effet, sera intrinsèquement limitée par les interactions entre porteurs injectés et
phonons optiques du réseau cristallin. La valeur trouvée dans la littérature [Assaderaghi ’97,
Rais ’94] de cette limite physique est par exemple d’environ 107 cm s-1 pour les électrons.
Dans notre cas nous trouvons 3,8.106 cm s-1 pour les nMOS et 2,6.106 cm s-1 pour les pMOS.
Le fait que ces valeurs sont plus faibles que les valeurs théoriques peut venir en partie des
valeurs prises pour Vg (autours de 1,25V pour les nMOS et de -1,25V pour les pMOS) et de
Vd (à 1,5V pour les nMOS et de -1,5V pour les pMOS). En théorie, la transconductance en
saturation est constante, or pour les transistor courts elle continue à augmenter avec Vg. Ce
qui induit une moins bonne saturation de la vitesse de dérive en fonction de la tension de
drain. Donc si on avait pris une tension de grille plus forte et une tension de drain plus élevée,
les valeurs auraient été légèrement plus grandes (cela a été vérifié). Mais malgré cela, les
valeurs obtenues restent inférieures aux valeurs théoriques. Cela est peut-être dû à la présence
de défauts près de la source, dont une partie proviendraient de l’implantation des poches de
surdopage.
Résumons ici les principaux résultats obtenus sur le lot « GRI » grâce à l’extraction de
paramètres :
• Les transistors présentent une très bonne tenue aux effets de canaux courts
notamment en ce qui concerne la tension de seuil, cela grâce à l’implantation de
poches de surdopage.
• Mais cette implantation est soupçonnée de générer des défauts et/ou une
élévation du dopage canal moyen des transistors les plus courts induisant une
baisse de la mobilité à bas champ d’environ 20%.
• Une saturation de la vitesse des porteurs a été mesurée pour les dispositifs les
plus courts nMOS comme pMOS mettant en évidence une limitation intrinsèque
des transistors MOS ultra courts.

Maintenant étudions le lot « MDX » qui est technologiquement très proche de ce lot dit
« GRI » mais qui permet de descendre plus bas en longueur de grille, cela jusqu’à 45nm.

98
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

II.2.3 b) : Principaux résultats sur le lot « MDX »

Tout d’abord, voici les caractéristiques Id-Vg (voir figure 37) d’une batterie de
transistors MOS à canal n et p corrigées de l’influence du courant de grille à 10mV de tension
de drain que nous avons utilisées afin d’extraire les paramètres électriques du lot « MDX ».
1.10
10
−3
-3 3
1 .10 1.10
10
−3
-3 3
1 .10

1.10 -4 4
1 .10 1.101 .10
-4 4 L=45nm

- Courant de drain corrigé (A)


Courant de drain corrigé (A)

1.10 -5 5
1 .10
L=45nm 1.101 .10
-5 5

1.10 -6 6
1 .10 1.101 .10
-6 6

L=10µm
1.10 -7
ID0a 1 .10
7
1.10 -7 7
ID0a 1 .10
L=10µm

1.10
1 .10 -8 8 1.101 .10
-8 8

1.10 -9 9
1 .10 1.101 .10
-9 9

1.10
1 .10-10
10
1.10 -10
1 .10
10

10
− 11
1.10
1 .10 -11
11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4
1.10
10 1 .10-11
− 11 11
1.4 1.2
− 0.5 - 0,4 - 0,2 0 0,2 0,4 Vg 0,6 0,8 1 1,2 1,4 1.5 − 1.5
- 1,4 - 1,2 - 11 0.8
- 0,8 0.6
- 0,6 − Vg
0.4
- 0,4 0.2
- 0,2 00 0.2
0,2 0.4
0,4 0.5

Tension de grille (V) Tension de grille (V)


2.032 ×10
2,5.10
2.5 .10 -4
−4
4

1.357 ×10
1,4.10
1.4 .10-4
−4
4

1,2.10
1.2 .10
-44
Courant de drain corrigé (A)

Courant de drain corrigé (A)

2.10
2 .10 -4
4
L=45nm
1.10
1 .10-4
4

L=45nm
1,5.10
1.5 .10 -5
4

8.10
8 .10-5
5

ID0a ID0a

1.10
1 .10 -4
4 6.10
6 .10-5
5

4.10
4 .10-5
5

5.10
5 .10 -5
5

2.10
2 .10
-55 L=10µm
L=10µm

00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 00 0

− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg 0,6 0,8 1 1,2 1,4 1.5 − 1.5
1.4
- 1,4 1.2
- 1,2 - 11 0.8
- 0,8 0.6
- 0,6 − Vg
0.4
- 0,4 0.2
- 0,2 00 0.2
0,2 0.4
0,4 0.5

Tension de grille (V) Tension de grille (V)


Figure 37 : Courant de drain (resp. opposé du courant de drain) en fonction de la tension de grille à
Vd=10mV pour une batterie à source et grille communes de transistors nMOS (resp. pMOS) en échelle
logarithmique (a) (resp. (b)) et en échelle linéaire (c) (resp. (d)).
Comme pour le lot « GRI » nous remarquons sur la figure 37 la bonne tenue en pente
sous le seuil et en tension de seuil des transistors les plus court avec toutefois un bémol pour
le pMOS de 45nm de longueur de grille. Comme nous l’avons mentionné au paragraphe
précédent sur le lot « GRI » (voir II.2.3 a)), il est plus difficile d’optimiser un pMOS qu’un
nMOS pour une longueur de grille donnée. Comme pour ce transistor la caractéristique Id-Vg
n’est pas acceptable, nous ne tiendront pas compte des paramètres extraits pour ce transistor.
Cela veut dire que par la suite le transistor pMOS le plus court considéré sera celui de 75nm
de longueur de grille.
Comme nous l’avions pressenti, les résultats sur ce lot sont très proches de ceux du lot
« GRI » rapportés au paragraphe précédent (voir II.2.3 a)). Néanmoins, il convient de
présenter ces résultats. Commençons par regarder la tension de seuil. La figure 38 montre la
variation des tensions de seuil extraites en fonction de la longueur de grille pour les nMOS et
les pMOS.

99
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

0,6 0,6

0,5 0,5

-Tension de seuil (V)


Tension de seuil (V)

0,4 0,4

0,3 nMOS 0,3 pMOS


0,2 0,2

0,1 0,1

0 0
0,01 0,1 1 10 0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)
Figure 38: Tension de seuil (resp. opposé de la tension de seuil) en fonction de la longueur de grille pour
une batterie à source et grille communes de transistors nMOS (a) (resp. pMOS (b)).
Comme pour le lot GRI nous constatons sur la figure 38 une très bonne tenue de la
tension de seuil de nos transistors avec la réduction de la longueur de grille. Pour se
convaincre que cela est dû aux poches de surdopage, appliquons la méthode décrite au
paragraphe précédent en polarisant le substrat en inverse.
40 50
Décalage de tension de seuil (mV)

Décalage de tension de seuil (mV)

20 nMOS pMOS
0
0

-20 -50
-40

-60 -100

-80 Vsub = 0V Vsub = 0V


-150
-100
Vsub = -3V Vsub = 3V

-120 -200
0,01 0,1 1 10 0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)
Figure 39: Variation de la tension de seuil en fonction de la longueur de grille par rapport au transistor
long (L=10µm) pour une batterie à source et grille communes de transistors nMOS (a) (resp. pMOS (b)).
Comme pour le lot « GRI » la figure 39 montre l’effet bénéfique des poches sur le
contrôle de la tension de seuil lors de la réduction de la longueur de grille des transistors. Pour
information le décalage moyen de tension de seuil mesuré sur le transistor long est de 263mV
pour les nMOS et à 433mV pour les pMOS.
100
90
80
70
S (mV/decade)

60
50
40
30
nMOS
20
pMOS
10
0
0,01 0,1 1 10
Longueur de grille (µm)
Figure 40: Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie à source
et grille communes de transistors nMOS et pMOS.

100
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

En ce qui concerne la pente sous le seuil, la figure 40 nous informe de la bonne tenue de
l’inverse de la valeur de la pente sous le seuil jusqu’au longueurs de grille les plus courtes, ce
résultat est similaire au lot GRI.
-1 -2
θ 1 (V ) θ 2 (V )
L(µm) nMOS pMOS nMOS pMOS
0,045 4,813 0,022
0,075 4,089 2,049 0,029 0,003
0,095 3,748 1,809 0,025 0,007
0,115 3,398 1,885 0,027 0,011
0,145 3,349 1,463 0,032 0,008
0,185 3,248 1,329 0,023 0,007
0,285 2,876 1,309 0,026 0,008
0,465 2,655 1,254 0,026 0,007
1 2,541 1,160 0,027 0,005
5 2,475 1,105 0,027 0,009
10 2,376 0,892 0,026 0,006
Tableau 5 : Valeurs des deux facteurs d’atténuation de mobilité pour une batterie à source et grille
communes de transistors nMOS et pMOS.
Sur le tableau 5, nous observons de plus faibles valeurs des coefficients d’atténuation de
mobilité pour le lot « MDX » par rapport au lot « GRI » (voir tableau 3). La baisse observée
du second facteur d’atténuation de mobilité traduit une meilleure interface Si/SiO2 avec moins
de rugosité que pour le lot « GRI ». La baisse observée du premier facteur d’atténuation de
mobilité est due quand à elle à une baisse significative de la résistance série source-drain Rsd
que l’on mesure à 220 Ω.µm pour les nMOS et à 420 Ω.µm pour les pMOS. En effet, en
comparant ces valeurs à celles du lot GRI (voir § II.2.3 a)), les résistances d’accès ont été
divisées par un facteur deux en passant d’une génération à l’autre. Ces résultats montre que le
lot « MDX » est une avancée importante du lot « GRI » en ce qui concerne la mobilité
effective en forte inversion, donc pour le courant de drain en forte inversion.
Par contre, comme pour le lot GRI, nous trouvons des valeurs de longueurs de grille
effectives non satisfaisantes (voir Tableau 6).
L(µm) Leff(µm) L+∆L(µm)
nMOS pMOS nMOS pMOS
0,045 0,064 0,103
0,075 0,083 0,029 0,133 -0,016
0,095 0,100 0,042 0,153 0,004
0,115 0,104 0,052 0,173 0,024
0,145 0,129 0,064 0,203 0,054
0,185 0,164 0,084 0,243 0,094
0,285 0,239 0,119 0,343 0,194
0,465 0,436 0,206 0,523 0,374
1 0,728 0,389 1,058 0,909
5 5,109 2,399 5,058 4,909
10 10,000 10,000 10,058 9,909
Tableau 6 : Longueur de grille effective par deux méthodes pour une batterie à source et grille communes
de transistors nMOS et pMOS.
En effet, si on considère un décalage constant, nous trouvons une valeur de 74nm pour
les nMOS et de -91nm pour les pMOS (voir tableau 6). Ces valeurs sont bien sûr
incohérentes. En utilisant un décalage variable, les valeurs de longueur effective semblent
plus correctes mais restent trop éloignées de la valeur de longueur de grille physique.
Appliquons donc la méthode de variation de mobilité à bas champ comme pour le lot « GRI »
(voir § II.2.3 a)).

101
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Mobilité à bas champ (cm2V-1s-1) 700 160

Mobilité à bas champ (cm2V-1s-1)


600 140

120
500
100
400
nMOS 80 pMOS
300
60
200
40
100
20

0 0
0,01 0,1 1 10 0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)
Figure 41 : Mobilité à bas champ en fonction de la longueur de grille pour une batterie à source et grille
communes de transistors nMOS et pMOS.
Sur la figure 41, nous trouvons une baisse de la mobilité à bas champ entre le transistor
le plus long (L=10µm) et le plus court (L=45nm) d’environ 50% pour les nMOS et d’environ
30% pour les pMOS. Ces valeurs sont plus élevées que pour le lot GRI (voir figure 34). Pour
se convaincre que cela est dû aux poches de surdopage, polarisons le substrat en inverse et
regardons le rapport des mobilités par rapport au transistor long.
1,2 1,4
Rapport des mobilités à bas champ

Rapport des mobilités à bas champ

1 1,2

1
0,8

0,8
0,6 nMOS pMOS
0,6
0,4
0,4
Vsub = 0V Vsub = 0V
0,2
Vsub = -3V 0,2 Vsub = 3V

0 0
0,01 0,1 1 10 0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)
Figure 42 : Valeur de la mobilité à bas champ en fonction de la longueur de grille par rapport au
transistor long (L=10µm) pour une batterie à source et grille communes de transistors nMOS (a) (resp.
pMOS (b)).
Comme pour le lot GRI, la figure 42 permet d’affirmer qu’au moins en partie, la baisse
de la mobilité à bas champ aux faibles longueurs de grille est due à l’implantation de poches
de surdopage. Pour information, la baisse moyenne de mobilité à bas champ mesurée sur le
transistor long est de 194cm2V-1s-1 pour les nMOS et de 86cm2V-1s-1 pour les pMOS.
Finissons par les résultats sur la vitesse de dérive des porteurs à |Vg|=1,2V et 1,3 V :
1.10
10
7
1 .107
7
1.10
10
7
1 .107
7
Vitesse de dérive maximale (cm s-1)

Vitesse de dérive maximale (cm s-1)

Vd = 1,5V Vd = -1,5V

1.10
1 .106
6
1.10
1 .106
6

〈 1〉 〈 1〉
Vderivmax Vderivmax
〈 1〉 〈 1〉
Vderivmax0 Vderivmax0
6
Sans correction de Rsd 5 Sans correction de Rsd
1.23 ×10 2.6 ×10
L
Avec correction de Rsd
1 .1
L
Avec correction de Rsd
1.10
1 .105
5
1.10
1 .105
5
Loi en 1/L Loi en 1/L

nMOS pMOS
4
1.10
10 1 .104
4
0.01 0.1 1 10 1.10
4
10 1 .1044
0,01 0,1 1 10 0.01 0.1 1 10
0.045 L 10
0,01
0.075 0,1 L 1 10
10

Longueur de grille (µm) Longueur de grille (µm)


Figure 43 : Maximum de la vitesse de dérive pour chaque longueur de grille pour une batterie à source et
grille communes de transistors nMOS (a) (resp. pMOS (b)).

102
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Si on compare les figures 43 et 36, nous nous apercevons que le lot « MDX » se
comporte exactement comme le lot « GRI », c'est-à-dire qu’il y a une saturation de la vitesse
de dérive des porteurs aux très faibles longueurs de grille. Les valeurs trouvées pour cette
saturation sont pour le lot « MDX » de 3,8.106 cm s-1 pour les nMOS et 2,5.106 cm s-1 pour les
pMOS. Nous trouvons donc des valeurs quasi-identiques pour les deux lots (comparer avec
les valeurs trouvées au § II.2.3 a)). Ce qui tend à prouver qu’il s’agit une limitation
intrinsèque des transistors MOS ultra courts lié à la saturation de la vitesse des porteurs.
Résumons ici les principaux résultats obtenus sur le lot « MDX » grâce à l’extraction de
paramètres :
• Les transistors présentent une très bonne tenue aux effets de canaux courts
notamment en ce qui concerne la tension de seuil, cela grâce à l’implantation de
poches de surdopage.
• Mais cette implantation est soupçonnée de générer des défauts et/ou une
élévation du dopage canal moyen des transistors les plus courts induisant une
baisse de la mobilité à bas champ d’environ 50% pour les nMOS et d’environ
30% pour les pMOS.
• Le lot « MDX » présente une amélioration significative sur la qualité de
l’interface Si/SiO2 et les valeurs des résistances d’accès source et drain par
rapport au lot précédent « GRI ».
• Une saturation de la vitesse d’injection des porteurs à la source a été mesurée
pour les dispositifs les plus courts nMOS comme pMOS mettant en évidence
une limitation intrinsèque des transistors MOS ultra courts similaire à celle
constatée pour le lot précédent « GRI ».

Maintenant étudions le lot « HKC» qui est technologiquement différent de ces deux
premiers lots (« GRI » et « MDX ») et qui permet de descendre plus bas en longueur de grille,
cela jusqu’à 30nm.

II.2.3 c) : Principaux résultats sur le lot « HKC »

Tout d’abord, voici les caractéristiques Id-Vg (voir figure 44) d’une batterie de
transistors MOS à canal n et p corrigées de l’influence du courant de grille à 10mV de tension
de drain que nous avons utilisées afin d’extraire les paramètres électriques du lot « HKC ».
1.10
10
−3
-3 3
1 .10 1.10
10
−3
-3 3
1 .10

1.10 -4 4
1 .10 1.101 .10
-4 4
- Courant de drain corrigé (A)
Courant de drain corrigé (A)

1.10 -5 5
1 .10 1.101 .10
-5 5

1.10 -6 6
1 .10 1.101 .10
-6 6

L=10µm
1.10 -7
ID0a 1 .10
7
1.10 -7 7
ID0a 1 .10
L=10µm

1.10 -8 8
1 .10 1.101 .10
-8 8

L=30nm
1.10 -9 9
1 .10 1.101 .10
-9 9

L=30nm
1.10 -10
1 .10
10
1.10
1 .10-10
10

1.10
10 1 .10-11
− 11 11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4
− 11
1.10
10 1 .10-11
11
1.4 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg 0,6 0,8 1 1,2 1,4 1.5 − 1.5
- 1,4 - 1,2 -1 - 0,8 - 0,6Vg - 0,4 - 0,2 0 0,2 0,4 0.5

Tension de grille (V) Tension de grille (V)

103
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1.499 ×10
1,6.10
1.6 .10 -4
−4
4

4.612 ×10
5.10
5 .10 -5
−5
5

1,4.10
1.4 .10 -4
4
Courant de drain corrigé (A)

Courant de drain corrigé (A)


4.10
4 .10 -5
5
L=30nm
1,2.10
1.2 .10 -4
4

L=30nm
1.10
1 .10 -4
4

3.10
3 .10 -5
5

8.10
ID0a 8 .10 -5
5
ID0a

6.10
6 .10 -5
5 2.10
2 .10 -5
5

L=10µm L=10µm
4.10
4 .10
-5
5

1.10
1 .10 -5
5

2.10
2 .10 -5
5

00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 00 0
− 0.5 - 0,4 - 0,2 0 0,2 0,4Vg 0,6 0,8 1 1,2 1,4 1.5
1.4
- 1,4 1.2
- 1,2 1
-1 0.8
- 0,8 0.6
- 0,6 0.4
- 0,4 0.2
- 0,2 00 0.2
0,2 0.4
0,4
− 1.5 Vg 0.5

Tension de grille (V) Tension de grille (V)


Figure 44 : Courant de drain (resp. opposé du courant de drain) en fonction de la tension de grille à
Vd=10mV pour une batterie à source et grille communes de transistors nMOS (resp. pMOS) en échelle
logarithmique (a) (resp. (b)) et en échelle linéaire (c) (resp. (d)).
Comme pour les deux lots précédents nous constatons sur la figure 44 une très bonne
tenue de la tension de seuil de nos transistors avec la réduction de la longueur de grille. Une
bonne nouvelle est qu’avec cette technologie, les transistors pMOS ont pu être miniaturisés
aussi bien que les nMOS car la figure 44 montre que la caractéristique Id-Vg du pMOS le plus
court (L=30nm) a une aussi bonne allure que celle du transistor nMOS équivalent. Un
phénomène néanmoins attire notre attention, il s’agit du fait que le transistor le plus court
(L=30nm) n’est pas celui qui a le plus fort courant au maximum de tension de grille. Nous
reviendrons sur ce point ultérieurement dans ce paragraphe. Commençons par regarder la
tension de seuil. La figure 45 montre la variation des tensions de seuil extraites en fonction de
la longueur de grille pour les nMOS et les pMOS.
0,7 0,7

0,6 0,6
Tension de seuil (V)

Tension de seuil (V)

0,5 0,5

0,4 0,4

0,3 0,3

0,2 0,2
nMOS pMOS
0,1 0,1

0 0
0,01 0,1 1 10 0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)
Figure 45 : Tension de seuil (resp. opposé de la tension de seuil) en fonction de la longueur de grille pour
une batterie à source et grille communes de transistors nMOS (a) (resp. pMOS (b)).
Comme pour les deux autres lots, on remarque sur la figure 45, la très bonne tenue de la
tension de seuil des transistors. Néanmoins, pour les pMOS, un fort RSCE est constaté même
jusqu’à 30nm. Cela vient du fait que pour ce lot les poches sont plus fortement dosées que
pour les lots précédents ; de plus, pour les pMOS, on a utilisé de l’Arsenic alors que pour les
deux autres c’était du Phosphore (voir § II.2.1 c)). Ce changement a donc pour conséquence
une augmentation du RSCE dû aux poches. Pour se convaincre de l’effet des poches,
polarisons encore une fois le substrat en inverse.

104
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Décalage de tension de seuil (mV) 40 250

Décalage de tension de seuil (mV)


30 nMOS pMOS
20 200
10
Vsub = 0V
0 150
-10
Vsub = 3V

-20 100
-30
Vsub = 0V
-40
Vsub = -3V 50
-50
-60
0
0,01 0,1 1 10
0,01 0,1 1 10
Longueur de grille (µm)
Longueur de grille (µm)
Figure 46 : Variation de la tension de seuil en fonction de la longueur de grille par rapport au transistor
long (L=10µm) pour une batterie à source et grille communes de transistors nMOS (a) (resp. pMOS (b)).
Pour les nMOS (voir figure 46 a)), nous retrouvons le même résultat que pour les lots
précédents, c'est-à-dire une élimination du RSCE dû aux poches quand on polarise le substrat
en inverse. Par contre, pour les pMOS, la polarisation du substrat en inverse n’est pas
suffisante pour éliminer le RSCE dû aux poches. Cela tient du fait que l’on doive peut-être
monter plus haut en polarisation substrat (à -7V par exemple) pour éteindre artificiellement
les poches, car pour ce lot, elles sont plus dosées et surtout le fait d’utiliser de l’Arsenic
augmente nettement leur efficacité.
100
90
80
70
S (mV/decade)

60
50
40
30
nMOS
20
pMOS
10
0
0,01 0,1 1 10
Longueur de grille (µm)
Figure 47 : Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie à
source et grille communes de transistors nMOS et pMOS.
En ce qui concerne la pente sous le seuil, la figure 47 nous informe de la bonne tenue de
l’inverse de la valeur de la pente sous le seuil jusqu’aux longueurs de grille les plus courtes,
ce résultat est similaire aux deux lots précédents.

105
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

-1 -2
θ 1 (V ) θ 2 (V )
L(µm) nMOS pMOS nMOS pMOS
0,03 1,460 0,890 0,067 0,041
0,04 1,374 1,050 0,028 0,027
0,05 1,718 1,109 0,049 0,000
0,06 1,410 1,108 0,099 0,005
0,07 1,565 1,124 0,097 0,010
0,08 1,456 1,103 0,016 0,017
0,09 1,581 1,205 0,026 0,007
0,1 1,550 1,169 0,011 0,017
0,12 1,602 1,284 0,017 0,001
0,14 1,508 1,245 0,044 0,014
0,16 1,598 1,245 0,066 0,004
0,18 1,618 1,218 0,081 0,004
0,2 1,633 1,223 0,066 0,005
0,22 1,745 1,266 0,079 0,013
0,26 1,735 1,280 0,089 0,027
0,3 1,827 1,222 0,067 0,036
0,34 2,064 1,277 0,038 0,038
0,54 1,339 1,252 0,075 0,020
0,74 1,558 1,290 0,084 0,004
1 1,560 1,229 0,086 0,019
2 1,516 1,105 0,076 0,055
5 1,055 0,873 0,067 0,028
10 0,718 0,508 0,060 0,053
Tableau 7 : Valeurs des deux facteurs d’atténuation de mobilité pour une batterie à source et grille
communes de transistors nMOS et pMOS.
Sur le tableau 7, nous observons de plus faibles valeurs pour le premier coefficient
d’atténuation de mobilité pour le lot « HKC » par rapport aux deux premiers lots (voir tableau
3 et 5). La baisse observée du premier facteur d’atténuation de mobilité est due à une
diminution significative de la résistance série source-drain Rsd que l’on mesure à 110 Ω.µm
pour les nMOS et à 230 Ω.µm pour les pMOS. En effet, en comparant ces valeurs à celles du
lot « MDX » (voir § II.2.3 b)), les résistances d’accès ont été divisées par un facteur deux en
passant d’une génération à l’autre. Ces résultats montrent que le lot « HKC » est une avancée
importante du lot « MDX » en ce qui concerne la mobilité effective en forte inversion, donc
pour le Ion. Néanmoins, un phénomène particulier apparaît pour ce lot concernant les facteurs
d’atténuation de mobilité. En effet, en regardant le tableau 7, on s’aperçoit que le premier
facteur d’atténuation de mobilité sature aux faibles longueurs de grille, il ne suit donc plus
l’équation (19) que l’on rappelle ci-dessous :
W
θ1 = θ1, 0 + µ0 C ox RSD (31)
L
Cela tendrait à dire que pour les transistors courts la résistance série source-drain s’annule.
Ou bien, la mobilité à bas champ diminue fortement pour ces dispositifs. De plus, pour ce lot,
au lieu d’une seule batterie à source et grille communes, nous avons en fait trois sous-batteries
à source et grille communes afin d’augmenter le nombre de longueurs de grille disponibles.
Tout cela nous indique que les valeurs trouvées pour Rsd seraient plutôt une limite haute
qu’une valeur exacte. Néanmoins il est possible d’affirmer que le choix d’utiliser du Siliciure
de Nickel (NiSi) pour ce lot en lieu et place du Siliciure de Cobalt (CoSi2) utilisé pour les
deux lots précédents a permis de faire baisser significativement la valeur des résistance
d’accès source et drain.
Par contre, comme pour les deux lots précédents, nous trouvons des valeurs de longueur
de grille effective non satisfaisantes (voit Tableau 8).

106
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Leff(µm) L(µm) L+∆L(µm)


nMOS pMOS nMOS pMOS
0,03 0,225 0,108 0,119 -0,076
0,04 0,211 0,107 0,129 -0,066
0,05 0,164 0,104 0,139 -0,056
0,06 0,211 0,108 0,149 -0,046
0,07 0,190 0,115 0,159 -0,036
0,08 0,233 0,115 0,169 -0,026
0,09 0,201 0,121 0,179 -0,016
0,1 0,212 0,118 0,189 -0,006
0,12 0,215 0,125 0,209 0,014
0,14 0,244 0,140 0,229 0,034
0,16 0,248 0,148 0,249 0,054
0,18 0,255 0,153 0,269 0,074
0,2 0,275 0,162 0,289 0,094
0,22 0,273 0,173 0,309 0,114
0,26 0,307 0,18 0,349 0,154
0,3 0,317 0,199 0,389 0,194
0,34 0,309 0,203 0,429 0,234
0,54 0,665 0,305 0,629 0,434
0,74 0,744 0,411 0,829 0,634
1 0,932 0,501 1,089 0,834
2 1,857 0,95 2,089 1,834
5 5,066 3,118 5,089 4,834
10 9,94 9,94 10,089 9,834
Tableau 8 : Longueur de grille effective par deux méthodes pour une batterie à source et grille communes
de transistors nMOS et pMOS.
En effet, si on considère un décalage constant, nous trouvons une valeur de 89nm pour
les nMOS et de -106nm pour les pMOS (voir tableau 10). Ces valeurs sont bien sûr
incohérentes. En utilisant un décalage variable, les valeurs de longueur effective semblent
plus correctes mais restent trop éloignées de la valeur de longueur de grille physique.
Appliquons donc la méthode de variation de mobilité à bas champ comme pour le lot « GRI »
(voir § II.2.3 a)), toujours en supposant Leff=L.
500 160
Mobilité à bas champ (cm2V-1s-1)

Mobilité à bas champ (cm2V-1s-1)

450 140
400
120
350
100
300

250 nMOS 80 pMOS


200
60
150
40
100
20
50

0 0
0,01 0,1 1 10 0,01 0,1 1 10

Longueur de grille (µm) Longueur de grille (µm)


Figure 48 : Mobilité à bas champ en fonction de la longueur de grille pour une batterie à source et grille
communes de transistors nMOS et pMOS.
Sur la figure 48, nous trouvons une baisse de la mobilité à bas champ entre le transistor
le plus long (L=10µm) et le plus court (L=55nm) de plus d’un facteur cinq pour les nMOS
comme pour les pMOS. Cette dégradation est beaucoup plus élevée que pour le lot « GRI »
(voir figure 34) et le lot « MDX » (voir figure 41). Pour se convaincre que cela est dû aux
poches de surdopage, polarisons le substrat en inverse et regardons le rapport des mobilités
par rapport au transistor long.

107
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1,2 1,2
Rapport des mobilités à bas champ

Rapport des mobilités à bas champ


Vsub = 0V Vsub = 0V
1 1
Vsub = -3V Vsub = -3V

0,8 0,8

0,6 nMOS 0,6 pMOS


0,4 0,4

0,2 0,2

0 0
0,01 0,1 1 10 0,01 0,1 1 10

Longueur de grille (µm) Longueur de grille (µm)


Figure 49: Valeur de la mobilité à bas champ en fonction de la longueur de grille par rapport au
transistor long (L=10µm) pour une batterie à source et grille communes de transistors nMOS (a) (resp.
pMOS (b)).
La figure 49 donne un résultat à priori étonnant. En effet, malgré la polarisation du
substrat en inverse, la dégradation de la mobilité à bas champ d’un facteur cinq est toujours
présente. Pour information, la baisse moyenne de mobilité à bas champ mesurée sur le
transistor long est de 106cm2V-1s-1 pour les nMOS et de 46cm2V-1s-1 pour les pMOS. Ce
résultat peut se comprendre en considérant que les poches étant beaucoup plus dosées que
celles des lots précédents, il faille monter plus haut en inverse pour éteindre l’effet des
poches. Le problème est le décalage moyen en tension de seuil induit qui, lorsqu’on désire se
placer en forte inversion pour extraire la mobilité à bas champ, nous oblige à monter à de
hautes valeurs en tension de grille se rapprochant de la tension de claquage de l’oxyde de
grille. Une autre hypothèse, qui peut être complémentaire de la précédente, est la présence
d’un plus grand nombre de défauts, dont une partie peut être due à l’implantation des poches,
qui jouent aussi fort sur la mobilité quelque soit la polarisation du substrat.
Finissons par les résultats sur la vitesse de dérive des porteurs toujours à |Vg|=1,2V et
1,3 V :
1.10
10
7
1 .107
7
1.10
10
1 .107
7
7
Vitesse de dérive maximale (cm s-1)

Vitesse de dérive maximale (cm s-1)

Vd = 1,5V Vd = -1,5V

1.10
1 .106
6
1.10
1 .106
6

〈 1〉 〈 1〉
Vderivmax Vderivmax

〈 1〉 〈 1〉
Vderivmax0 Vderivmax0

5
Sans correction de Rsd 5
Sans correction de Rsd
9.5 ×10 3×10
L L
Avec correction de Rsd Avec correction de Rsd
1.10
1 .10
55
1.10
1 .10
55
Loi en 1/L Loi en 1/L

nMOS nMOS
4
1.10
10 1 .104
4
0.01 0.1 1 10 1.10
4
10 1 .104
4
0.01 0.1 1 10
0,01
0.03 0,1 L 1 10
10 0,01
0.03 0,1 L 1 10
10

Longueur de grille (µm) Longueur de grille (µm)


Figure 50 : Maximum de la vitesse de dérive pour chaque longueur de grille pour une batterie à source et
grille communes de transistors nMOS (a) (resp. pMOS (b)).
Si on compare la figure 50 avec les figures 36 et 43, nous nous apercevons que le lot
« HKC » se comporte exactement comme les lots « GRI » et « MDX », c'est-à-dire qu’il y a
une saturation de la vitesse de dérive des porteurs aux très faibles longueurs de grille. Les
valeurs trouvées pour cette saturation sont pour le lot « HKC » de 4,1.106 cm s-1 pour les
nMOS et 1,5.106 cm s-1 pour les pMOS. Nous trouvons donc des valeurs très proches par
rapport aux deux autres lots (comparer avec les valeurs trouvées aux § II.2.3 a) et b)). La
légère différence pour les pMOS peut venir de la non équivalence des conditions de
polarisation pour ce lot par rapport aux deux autres venant du décalage en tension de seuil.
Malgré tout, surtout pour les nMOS, il est remarquable de trouver un comportement et des

108
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

valeurs si proches pour trois générations différentes de transistors. Ce qui tend bien à prouver
qu’il s’agit une limitation intrinsèque des transistors MOS ultra courts liée à la vitesse de
saturation des porteurs.
Résumons ici les principaux résultats obtenus sur le lot « HKC» grâce à l’extraction de
paramètres :
• Les transistors présentent une très bonne tenue aux effets de canaux courts
notamment en ce qui concerne la tension de seuil, cela grâce à l’implantation de
poches de surdopage. On pourrait presque dire que pour les pMOS celles-ci
seraient un peu surdosées car elles entraînent un fort RSCE même aux plus
faibles longueurs de grille.
• Mais cette implantation est soupçonnée de générer des défauts et/ou une
élévation du dopage canal moyen des transistors les plus courts induisant une
baisse de la mobilité à bas champ de plus d’un facteur cinq pour les nMOS et
pour les pMOS.
• Le lot « HKC» présente une baisse de la valeur des résistances d’accès source et
drain par rapport au lot précédent « MDX » grâce au passage au Siliciure de
Nickel pour siliciurer les accès source et drain.
• Une saturation de la vitesse de dérive des porteurs à la source a été mesurée pour
les dispositifs les plus courts nMOS comme pMOS mettant en évidence une
limitation intrinsèque des transistors MOS ultra courts similaire à celle constatée
pour les deux lots précédents « GRI » et « MDX ».

En résumé, le lot « HKC » permet une avancée importante pour la miniaturisation des
transistors MOS mais avec une apparition de quelques problèmes.

II.2.3 d) : Comparaison des lots « GRI », « MDX » et « HKC »

Commençons par la tenue aux effets de canaux courts des transistors, notamment sur la
tension de seuil.
40 250
Décalage de tension de seuil (mV)

Décalage de tension de seuil (mV)

30 nMOS 200 pMOS


20
150 Lot «GRI»
10
100 Lot «MDX»
0
Lot «HKC»
50
-10 Lot «GRI»

-20 Lot «MDX» 0

-30 Lot «HKC» -50

-40
-100
0,01 0,1 1 10
0,01 0,1 1 10
Longueur de grille (µm)
Longueur de grille (µm)
Figure 51 : Variation de la tension de seuil en fonction de la longueur de grille par rapport au transistor
long (L=10µm) pour une batterie à source et grille communes de transistors nMOS (a) (resp. pMOS (b))
pour les trois lots « GRI », « MDX » et « HKC ».
Tout d’abord pour les nMOS, la figure 51 a) montre une très bonne tenue de la tension
de seuil avec la réduction de la longueur de grille quelque soit le lot. Pour les pMOS, la figure
51 b) montre aussi une bonne tenue de la tension de seuil avec la réduction de la longueur de
grille mais suggère aussi que la dose de poches de surdopage implantée est peut être un peu
trop élevée surtout pour le lot HKC (qui de plus utilise un autre type de dopant) entraînant une
augmentation de la tension de seuil avec la réduction de la longueur de grille (RSCE).

109
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

100 100
90 90
80 80
S (mV/decade)

S (mV/decade)
70 70
60 60
50 50
40 nMOS 40 pMOS
Lot «GRI» Lot «GRI»
30 30
20 Lot «MDX» Lot «MDX»
20
10 Lot «HKC» Lot «HKC»
10
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)

Figure 52 : Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie à source
et grille communes de transistors nMOS et pMOS pour les trois lots « GRI », « MDX » et « HKC ».
La figure 52 nous informe que la pente sous le seuil n’est pas dégradée lorsqu’on passe
d’une génération à l’autre, nous pouvons même dire que le lot le plus avancé (« HKC »)
présente une amélioration de la pente sous le seuil surtout pour les transistors très courts
(L<0,1µm).
-2
R sd (Ω.µm) θ 2 moyen (V )
lots nMOS pMOS nMOS pMOS
"GRI" 560 850 0,114 0,026
"MDX" 220 420 0,026 0,007
"HKC" 110 230 0,06 0,019
Tableau 9 : Valeurs de la résistance série source-drain et du second facteur d’atténuation de mobilité
pour une batterie à source et grille communes de transistors nMOS et pMOS pour les trois lots
« GRI », « MDX » et « HKC ».
Pour ce qui est des résistances d’accès, à chaque génération, elles se sont trouvées être
diminuées fortement (voir tableau 9) signe d’une meilleure siliciuration lors du passage d’une
génération à l’autre. Le fait d’être passé au NiSi au lieu du CoSi2 pour le lot « HKC » semble
donc permettre aussi une baisse des résistances d’accès. Pour le second facteur d’atténuation
de mobilité, nous avons reporté sur le tableau 9 sa valeur moyenne pour chaque génération.
Cela nous montre une amélioration de l’interface Si/SiO2 lors du passage du lot « GRI » au lot
« MDX ». Pour le passage du lot « MDX » au lot « HKC » une légère dégradation est
constatée bien que le fait d’avoir utilisé trois sous-batteries au lieu d’une pour le lot « HKC »
peut nuancer un peu ce résultat. Néanmoins, il a été montré [Emrani ’93] que selon le type de
nitruration de l’oxyde de grille, nous pouvons obtenir une variation significative des valeurs
du second facteur d’atténuation de mobilité.
Pour ce qui est de la longueur de grille effective, nous avons vu précédemment que la
méthode classique n’était pas adéquate. Pour s’en convaincre nous avions décidé de regarder
la variation de la mobilité à bas champ pour chaque lot.

110
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Rapport des mobilités à bas champ 1,2 1,2

Rapport des mobilités à bas champ


1 1

0,8 0,8

0,6 nMOS 0,6 pMOS


0,4 Lot «GRI» 0,4 Lot «GRI»
Lot «MDX» Lot «MDX»
0,2 0,2
Lot «HKC» Lot «HKC»
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)
Figure 53 : Valeur de la mobilité à bas champ en fonction de la longueur de grille par rapport au
transistor long (L=10µm) pour une batterie à source et grille communes de transistors nMOS (a) (resp.
pMOS (b)) pour les trois lots « GRI », « MDX » et « HKC ».
La figure 53 montre qu’en passant d’une génération à l’autre, la dégradation de la
mobilité à bas champ s’aggrave, due à l’augmentation progressive des doses et des énergies
d’implantation des poches de surdopage qui créent des défauts et/ou augmentent
progressivement le dopage canal moyen, nuisant ainsi à la mobilité à bas champ des
transistors ultracourts.
Au vu de la forte dégradation de la mobilité à bas champ pour le lot « HKC », il est
logique de se demander si le courant de drain en forte inversion pour les transistors courts de
ce lot est plus faible que ceux des deux lots précédents de longueur de grille équivalente et à
une différence entre la tension de grille et de drain équivalente. Plaçons nous à 1V au dessus
de la tension de seuil, toujours à Vd=10mV pour être en régime ohmique, et comparons les
valeurs des courants de drain de chaque transistor.
3,00E-04
3.10-4
Courant de drain à |Vg-Vt|=1V (A)

Courant de drain à |Vg-Vt|=1V (A)

1,40E-04
1,4.10-5
nMOS pMOS
2,50E-04
2,5.10-4
1,20E-04
1,2.10-5
Lot «GRI» Lot «GRI»
2,00E-04
2.10-4 1,00E-04
1.10-4
Lot «MDX» Lot «MDX»
1,50E-04
1,5.10-4 8,00E-05
8.10-5
Lot «HKC» Lot «HKC»
Loi en 1/L 6,00E-05
6.10-5
1,00E-04 1.10-4 Loi en 1/L
4,00E-05
4.10-5
5,00E-05
5.10-5
2,00E-05
2.10-5

0,00E+00
0
0,00E+00
0
0,01 0,1 1 10
0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)
Figure 54 : Courant de drain à |Vg-Vt|=1V et Vd=10mV en fonction de la longueur de grille pour une
batterie à source et grille communes de transistors nMOS et pMOS pour les trois lots « GRI », « MDX » et
« HKC ».
Sur la figure 54, nous remarquons que le passage du lot « GRI » au lot « MDX » a été
bénéfique au courant de drain pour les nMOS comme pour les pMOS. Cela est dû la baisse
significative de la résistance série source-drain, et comme la baisse de mobilité à bas champ
est juste un peu supérieure à celle du lot « GRI », au final, la mobilité effective est meilleure,
donc le Ilin. Par contre, lorsqu’on passe du lot « MDX » au lot « HKC », la baisse mesurée de
la résistance série source-drain n’est pas suffisante pour compenser la baisse de la mobilité à
bas champ, ce qui se traduit par une dégradation du courant de drain qui revient à des valeurs
proches du lot « GRI ». De plus, la figure 54 confirme ce que nous avions remarqué au
paragraphe II.2.3 c), c'est-à-dire que pour le lot HKC, il y a une saturation du courant de drain
pour les transistors les plus courts.

111
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Pour finir, comparons les vitesses de dérive des trois lots toujours à |Vg|=1,2V et 1,3 V :
5,00E+06
5.106 3,00E+06
3.106

Vitesse de dérive maximale (cm s-1)


Vitesse de dérive maximale (cm s-1)

nMOS pMOS
4,00E+06
4.106

Lot «GRI» 2,00E+06


2.106
Lot «GRI»
3,00E+06
3.106 Lot «MDX» Lot «MDX»
Lot «HKC» Lot «HKC»
2,00E+06
2.106
Loi en 1/L 1,00E+06
1.106 Loi en 1/L

1,00E+06
1.106

Vd = 1,5V Vd = -1,5V
0,00E+00
0 0,00E+00
0
0,01 0,1 1 10 0,01 0,1 1 10
Longueur de grille (µm) Longueur de grille (µm)
Figure 55 : Maximum de la vitesse de dérive en fonction de la longueur de grille pour une batterie à
source et grille communes de transistors nMOS et pMOS pour les trois lots « GRI », « MDX » et
« HKC ».
Pour les nMOS, la figure 55 a) nous montre une quasi-parfaite équivalence des valeurs
trouvées pour le maximum de la vitesse de dérive pour les trois lots « GRI », « MDX » et
« HKC » donnant chacun une saturation aux faibles longueurs de grille autours de 4.106 cm.s-
1
. Nous observons donc bien une limitation intrinsèque des dispositifs nMOS. Pour les pMOS,
la concordance est aussi bonne mais seulement pour les deux premiers lots « GRI » et
« MDX ». Par contre, le lot « HKC » présente une saturation plus importante. Cela est peut-
être dû en partie à la non équivalence des conditions de polarisations en Vg-Vt due au fort
RSCE constaté sur les pMOS du lot « HKC » (voir § II.2.3 c)). Mais on peut mettre aussi en
cause le changement de la nature chimique des implants utilisés pour les poches de surdopage,
c'est-à-dire l’Arsenic au lieu du Phosphore pour les deux premiers lots. En effet, les poches
étant situées près de la source et du drain, la vitesse de dérive des porteurs à la source pourrait
dépendre du type de poches utilisées.
Résumons ici les principaux résultats obtenus en comparant les trois générations de
transistors :
• Les différentes générations de transistors présentent une très bonne tenue aux
effets de canaux courts notamment en ce qui concerne la tension de seuil. Pour
obtenir ce résultat, il a fallu à chaque génération augmenter le dopage et la dose
d’implantation des poches de surdopage, voire changer de type d’implants pour
les pMOS de dernière génération.
• Les différentes générations de transistors présentent une très bonne tenue aux
effets de canaux courts notamment en ce qui concerne la pente sous le seuil.
Ceci couplé à la bonne tenue de la tension de seuil garanti une bonne valeur du
courant à l’état « off », garantissant une faible consommation des transistors
pour chaque génération.
• Mais l’augmentation des doses et énergies d’implantation est susceptible de
générer des défauts et/ou une élévation du dopage canal moyen des transistors
les plus courts induisant une baisse de la mobilité à bas champ de plus en plus
forte à chaque génération.
• Par contre, les résistances d’accès ont pu être réduites à chaque génération grâce
à une meilleure siliciuration des zones HDD source et drain, et grâce aussi au
changement de métal utilisé pour ce qui est de la dernière génération de
transistors.
• Une saturation de la vitesse de dérive des porteurs à la source identique pour les
trois générations de transistors a été mesurée pour les dispositifs les plus courts
mettant en évidence une limitation intrinsèque des transistors MOS.

112
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Au final, grâce à la méthode permettant de corriger le courant de drain des fuites vers la
grille, nous avons pu extraire correctement les paramètres électriques de trois générations de
transistors MOS pointant ainsi les améliorations et les problèmes de ces dispositifs.
Néanmoins certains points restent à éclaircir, notamment en ce qui concerne la longueur de
grille effective et la mobilité à bas champ, il faudrait pouvoir extraire ces deux paramètres
indépendamment l’un de l’autre. C’est ce que nous nous attacherons à faire au chapitre
suivant. Pour l’heure, passons aux deux autres architectures de transistors MOS que nous
avons étudié.

II.3 : Transistors ultracourts nMOS Si:C


Pour les transistors nMOS, l’élément très majoritairement utilisé pour doper le substrat
est le Bore (B). Un des problèmes liés à l’utilisation de cet élément est sa faible masse qui
provoque une forte diffusion de atomes après leur implantation. Ainsi, le profil de dopage en
profondeur devient non-rétrograde. Or les effets de canaux courts, notamment sur la tension
de seuil, seraient nettement diminués s’il l’on pouvait avoir un profil rétrograde. De récents
travaux [Alieu ’98, Ngau’2001] ont été menés pour résoudre ce problème et la principale
solution trouvée est d’avoir en faible profondeur dans le substrat une couche enterrée de
Silicium à laquelle on a incorporé du Carbone et où les atomes de Carbone seraient placés en
sites substitutionnels des atomes de Silicium afin de bloquer la diffusion des atomes de Bore
implantés pour doper le substrat. Ainsi grâce à une couche enterrée Si:C nous pourrions
garantir une baisse des effets de canaux courts notamment une meilleure tenue de la tension
de seuil aux faibles longueurs de grille tout en évitant de devoir doper fortement le canal. Or
un dopage moins important signifie une meilleure mobilité donc un meilleur transport. De
plus cette couche limiterait la remontée d’atomes de Bore après l’implantation des poches
(initialement sous cette couche Si:C) qui dégradent elles aussi la mobilité. De plus, la couche
de Si:C étant mise en tension on pourrait s’attendre que la mobilité des électrons s’en trouve
améliorée (voir Annexe C). Cette solution serait une alternative au fort dopage canal et aux
poches de surdopage très dosées et fortement implantées, améliorant le transport tout en
gardant un bon contrôle des effets de canaux courts.
Au départ l’utilisation de Carbone pour bloquer la diffusion du Bore a été imaginée pour
les bases à hétérojonction Silicium-Germanium de transistors bipolaires [Rücker ’99] puis a
été étendue aux nMOSFETs [Ellis-Monaghan ’2001]. Cette architecture a été récemment
développée par le CEA-Leti [Ernst’2002] avec une avancée technologique qui est l’épitaxie
de la couche Si:C qui permet de mieux placer les atomes de Carbone en sites substitutionnels
qu’avec une simple implantation [Ellis-Monaghan ’2001]. Une collaboration a été menée avec
le CEA-Leti pour étudier le transport électrique canaux courts dans ce type de dispositifs en
fonction de leurs différents paramètres technologiques (pourcentage de Carbone, profondeur
et épaisseur de la couche enterrée Si:C …etc). Ce paragraphe est donc une présentation des
principaux résultats obtenus sur ces dispositifs via l’extraction de paramètres basée sur des
mesures courant – tension en utilisant la méthode « Fonction Y ».

II.3.1 : Dispositifs étudiés

Nous avons eu à notre disposition successivement deux lots de transistors nMOS Si:C
que l’on nommera par la suite A et B. Pour chaque lot, nous avons choisi une série de plaques
avec plusieurs variantes technologiques afin de tester l’influence de quelques paramètres

113
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

technologiques sur la variation des paramètres électriques clefs avec la miniaturisation des
dispositifs. Le lot A fut le tout premier lot sorti avec cette technologie au CEA, et le lot B a
été lancé pour étudier principalement les forts pourcentages de Carbone.

II.3.1 a) : Description des transistors du lot « A »

La couche non dopée de Si:C a été obtenue par RPCVD (Reduce Pressure Chemical
Vapor Deposition) [Hartmann ’2002]. L’étape d’épitaxie a été introduite dans un procédé
standard CMOS après l’isolation, la réalisation du caisson N et l’implantation d’ajustement de
la tension de seuil. La structure finale est représentée sur la figure 56.
Si cap
Boron implants Si:C channel
Si buffer

VT adjust VT adjust VT adjust

N well N well N well


Isolation + Channel stack Standard MOS
Pre-implants Deposit process
Figure 56 : Etapes technologiques pour le canal d’un transistor nMOS Si:C [Ernst ’2002].
L’empilement des couches épitaxièes de ce type de transistor est composé de trois
couches non-dopées (voir figure 56) :
• Une couche tampon Silicium (Si buffer) nécessaire afin de garantir une bonne
épitaxie de la couche Si:C.
• Une couche Silicium avec du Carbone implanté (Si:C) de 3nm à 10nm
d’épaisseur avec une pourcentage de Carbone de 0,6% ou 1%.
• Une couche d’encapsulation Silicium (Si cap) de 3nm à 7nm d’épaisseur afin de
garantir une croissance de l’oxyde de grille (SiO2) de haute qualité de 2nm
d’épaisseur. Cette couche se réduit d’environ 1nm après oxydation.
L’épaisseur totale des trois couches reste toujours la même quelque soit la plaque, c'est-
à-dire 23nm. Une valeur faible de rugosité de surface a été mesurée par AFM à 0,9±0,1Å pour
toutes les plaques. La stabilité de la couche Si:C aux différentes étapes de recuit lors du
procédé CMOS a été vérifié par XRD. Les dispositifs courts (jusqu’à 50nm) avec des
espaceurs de 25nm ont été réalisés grâce à une lithographie hybride DUV et e-beam pour ce
qui est de la définition de la grille. Les poches de surdopage ont été optimisées pour réduire
les effets de canaux courts. Grâce à des mesures SIMS sur le profil de Bore faites à la fin du
procédé CMOS, il a été mesuré que l’ajout de la couche Si:C permet de supprimer l’effet
OED (oxidation-enhanced diffusion) conformément à ce qu’on l’on attendait [Ban ’97]. De
même, seule une très faible concentration de Bore a été mesurée à l’interface Si/SiO2.
Pour information, les figures représentant les mesures évoquées ci-dessus sont
disponibles dans la référence [Ernst’2002].

114
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Si-poly

2 nm SiO2

2 nm Si

7 nm Si:C à 1,4%

Figure 57 : Photo TEM pour un transistor nMOS Si:C ultracourt du lot B (a) et zoom en haute
résolution sur le canal du transistor (b) [Ernst ’2003].
La figure 57 a) montre une photo TEM d’un transistor nMOS Si:C du lot B mais
comme les deux technologies sont proches, cette photo peut aussi illustrer les transistors du
lot A. Sur le zoom sur le canal (voir figure 57 b)) nous apercevons les couches épitaxiées Si:C
et Si cap ainsi que l’oxyde de grille montrant une bonne ségrégation et une bonne qualité de
ces différentes couches.

II.3.1 b) : Description des transistors du lot « B »

Le lot B utilise le même procédé que le lot A décrit au paragraphe précédent (voir §
II.3.1 a)) avec toutefois quelques améliorations et avancées technologiques [Ernst ’2003] :
• L’épaisseur de l’oxyde de grille a été réduite à 15Å.
• Le pourcentage maximal de Carbone passe à 1,4%, en fait il y a trois valeurs
possibles de pourcentage de Carbone : 0,3%, 1,1% et 1,4%
• La température de croissance de la couche Si:C est réduite passant de 600°C à
550°C afin de diminuer le pourcentage d’atomes de Carbone se plaçant en site
interstitiel.
• L’épaisseur totale des couches épitaxiées a été réduite à 20nm.
• L’épaisseur de la couche d’encapsulation peut avoir trois valeurs : 2nm, 3nm et
7nm, ce qui donne après oxydation des épaisseurs de : 1nm, 2nm et 6nm
Le fait de vouloir diminuer la quantité d’atomes de carbone en site interstitiel est motivé
par le fait que ces atomes dégradent le transport électrique en migrant dans la couche
d’encapsulation où se trouve le canal, ceci via des interactions coulombiennes avec les
électrons mais aussi en formant des conglomérats ou bien encore en diffusant vers l’oxyde de
grille, ce qui a pour conséquence la dégradation de l’interface Si/SiO2 donc plus de piégeage
pour les électrons du canal.
En comparant avec le lot A, on se rend bien compte que le lot B est là pour étudier les
avantages et inconvénients d’un fort pourcentage de Carbone.

II.3.1 c) : Récapitulatif

Deux lots de technologie similaire « A » et « B » ont été à notre disposition. Le lot


« B » représente une avancée par rapport au lot « A » sur certains points clefs technologiques.
L’étude a été menée principalement sur des transistors en batterie à grille et source commune
de largeurs de grille 10µm et dont les longueurs de grille physiques (mesurées par TEM) sont
données dans le tableau ci-dessous.

115
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Lots A et B
batterie isolés
0,04
0,045
0,05
0,055
0,06
0,075
0,105
0,1
0,15
0,175 0,05
0,25 0,075
0,5 0,1
1 10
Tableau 10 : Valeurs des longueurs de grille physiques pour les batteries de transistors à source et grille
communes des deux lots « A » et « B ».
Remarquons sur le tableau 10 que le transistor le plus court à une longueur de grille de
40nm or les deux lots ont été optimisés pour une longueur de grille de 50nm. C'est-à-dire que
la décision a été prise d’essayer de pousser un peu plus loin la réduction de la longueur de
grille en sachant que le but à atteindre restait 50nm. Or la suite de ce paragraphe montrera que
en général les deux transistors plus courts (L=45nm et 40nm) présentent de bonnes
caractéristiques ce qui est une bonne surprise (voir figure 58). Donc nous inclurons ces
transistors dans notre étude.
Nous avons eu besoin aussi de transistors isolés (possédant chacun leur source, drain et
grille propre) de 10µm de largeur de grille et dont les longueurs de grille physiques sont
données aussi dans le tableau 10. Pour les transistors isolés, le jeu de longueurs de grille est
plus restreint. Par la suite nous appellerons ces valeurs de longueurs de grille physiques tout
simplement longueur de grille car ce sont elles que nous utiliserons lors des méthodes
d’extraction.
Pour des raisons de cohérence, nous présenterons les résultats et les méthodes imaginées
pour l’étude du lot le plus ancien (lot A). Bien sûr, une comparaison sera faite à la suite entre
les deux générations de transistors.

II.3.2 : Résultats expérimentaux

Nous présenterons dans ce paragraphe les principaux résultats des extractions de


paramètres faites sur les deux lots de transistors nMOS Si:C utilisant la méthode Fonction Y
classique ainsi que certaines améliorations de cette méthode présentées pour les dispositifs
CMOS ultracourts et à oxyde ultrafin au début de ce chapitre (voir § II.2.2).

II.3.2 a) : Principaux résultats sur le lot A [Romanjek ’2003a]

Nous avons utilisé un jeu de plaques dont les caractéristiques sont listées ci-dessous :
Si buffer Si:C Si cap
n°1 sans épitaxie 10nm 10nm 0% 3nm
n°2 avec épitaxie 10nm 10nm 0% 3nm
n°3 avec épitaxie 17nm 3nm 1% 3nm
n°4 avec épitaxie 10nm 10nm 1% 3nm
n°5 avec épitaxie 10nm 10nm 0,60% 3nm
n°6 avec épitaxie 14nm 6nm 1% 3nm
Tableau 11 : Valeurs des paramètres technologiques pour les plaques choisies du lot A.

116
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Avec le jeu de plaques listé dans le tableau 11, nous pouvons étudier séparément
l’impact de plusieurs paramètres des transistors nMOS Si:C sur le transport électrique dans les
canaux courts. Précisons que toutes les plaques utilisées ont des poches de surdopage
implantées près de la source et du drain sous la couche Si:C.
Tout d’abord, pour ce qui est des caractéristiques Id-Vg des batteries de transistors à
grille et source communes mesurées sur les différentes plaques, nous avons décidé de les
mettre dans l’annexe A et de ne montrer ici que le résultat pour deux plaques significatives.
Une remarque doit être faite au préalable, nous avons décidé d’appliquer la méthode de
correction du courant de drain des fuites vers la grille bien qu’avec un oxyde de grille de
2,2nm pour ces dispositifs le courant de grille soit plusieurs décades en dessous des courants
de drains de nos dispositifs. Pour ces dispositifs la correction est vraiment mineure mais il
nous a semblé que par souci de cohérence il nous fallait la faire quand même.
1.10
10
−3
-3 3
1 .10
1.24 ×10
1,4.10
1.4 .10 -4
−4
4

Si référence avec épitaxie Si référence avec épitaxie


1.10 -4 4
1 .10
1,2.10
1.2 .10
-44
Courant de drain corrigé (A)

Courant de drain corrigé (A)


L=40nm
1.10 -5 5
1 .10 L=40nm
L=1µm 1.10
1 .10 -4
4

1.10 -6 6
1 .10

8.10
8 .10 -5
5

1.10 -7
Id10 1 .10
7
Id10

6.10
6 .10 -5
5

1.10 -8 8
1 .10

1.10 -9 9
1 .10 4.10
4 .10 -5
5

1.10
1 .10
-10
10
2.10
2 .10
-55

1.10
− 11
10 1 .10
-11
11 L=1µm
− 11
0.4
- 0,4
0.2
- 0,2
0
0
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
1
1 1,2
1.2 10 0 0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
− 0.5 Vg 1.3
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3
Tension de grille (V)
Tension de grille (V)
1.10
10
−3
1 .-3
10
3

1.126 ×10
1,2.10
1.2 .10 -4
−4
4

Si:C 17nm/3nm à 1%/3nm Si:C 17nm/3nm à 1%/3nm


1.101 .-4
10
4

1.10
1 .10 -4
Courant de drain corrigé (A)

Courant de drain corrigé (A)

L=40nm
1.101 .-5
10
5 L=40nm
L=1µm
8.10
8 .10 -5
5

1.101 .-6
10
6

1.10
Is10 1 .-7
10
7
Is10 6.10
6 .10 -5
5

1.101 .-8
8
10

4.10
4 .10 -5
5

1.101 .-9
10
9

2.10
2 .10 -5
5

1.10 -101 0
1 .10

− 11
L=1µm
1.10
10 1 .10-11
11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
10
− 11
0 0.4 0.2
− 0.5 - 0,4 - 0,2 0 0,2 0,4
Vg 0,6 0,8 1 1,2 1.3 − 0.5
- 0,4 - 0,2 00 0.2
0,2 0.4
0,4
Vg
0.6
0,6 0.8
0,8 11 1.2
1,2 1.3

Tension de grille (V) Tension de grille (V)


Figure 58 : Courant de drain en fonction de la longueur de grille à Vd=10mV en échelle logarithmique et
linéaire pour les batteries à source et grille communes des transistors nMOS Si:C du lot A pour la plaque
référence avec épitaxie ((a) et (b)) et la plaque Si:C 17nm/3nm à 1%/3nm ((c) et (d)).
Sur la figure 58, nous avons choisi de représenter les caractéristiques Id-Vg d’une plaque
référence Silicium, mais avec épitaxie pour être dans les mêmes conditions que les plaques
Si:C, et une des plaques Si:C avec un cap de 3nm, une couche Si:C de 3nm à 1% de Carbone
et une couche tampon de 17nm. Pour ce qui est de la plaque référence, nous notons de bonnes
caractéristiques jusqu’aux plus faibles longueurs de grille avec toutefois une augmentation du
décalage en tension de seuil et une légère détérioration de la pente sous les seuil. Pour ce qui
est des transistors Si:C, à partir de 6nm d’épaisseur pour la couche Si:C apparaît un courant de
fuite constant sous le seuil à des valeurs de quelques dixièmes de microampères (voir Annexe
A). Cette fuite est due à la non sélectivité de l’épitaxie de la couche Si:C qui crée un contact
électrique latéral direct entre la source et le drain. Bien sur, cette fuite est très gênante pour le
courant Ioff mais pour nous qui étudions les effets de canaux courts sur le transport en forte
inversion, cela ne nous gêne pas lors de l’extraction des paramètres (hormis la pente sous le

117
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

seuil et le DIBL). Remarquons tout de même que les transistors Si:C avec seulement 3nm
d’épaisseur de couche Si:C ne présentent pas cette fuite source – drain (voir figure 58 c) et
d)). Donc on peut s’attendre pour cette plaque à des caractéristiques électriques proches de la
plaque de référence avec épitaxie.
Commençons par l’étude de la tension de seuil. Or c’est justement l’effet de la couche
Si:C sur ce paramètre qui est la première motivation de la fabrication de ces dispositifs. Donc
nous étudierons en détail les résultats sur ce paramètre.
150
Décalage de tension de seuil (mV)

100

50

-50
Si sans épitaxie
-100 Si avec épitaxie
Si:C 17nm/3nm à 1%
-150
Si:C 10nm/10nm à 1%
Si:C 10nm/10nm à 0,6%
-200
Si:C 14nm/6nm à 1%
-250
0,01 0,1 1
Longueur de grille (µm)
Figure 59 : Variation de la tension de seuil en fonction de la longueur de grille par rapport au transistor
long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C du lot A pour les
plaques présentées dans le tableau 13.
Pour étudier la tenue de la tension de seuil aux effets de canaux courts de nos
dispositifs, nous avons décidé de représenter le décalage en tension de seuil de chaque
transistor par rapport au transistor le plus long (L=1µm). Pour information, les valeurs des
tensions de seuil des transistors de 1µm de longueur de grille pour les différentes plaques sont
listées dans le tableau 12 ci-dessous :
V t (L=1µm) en V
Si sans épitaxie 0,679
Si avec épitaxie 0,528
Si:C 10nm/3nm à 1% 0,505
Si:C 10nm/10nm à 1% 0,453
Si:C 10nm/10nm à 0,6% 0,539
Si:C 10nm/6nm à 1% 0,478
Tableau 12 : Valeurs de la tension de seuil pour le transistor de 1µm de longueur de grille pour les
plaques choisies du lot A.
Remarquons que pour la figure 59 et pour le tableau 12 nous avons choisi de nommer
les plaques en fonction de leurs caractéristiques technologiques listées dans le tableau 11 mis
à part la taille de la couche de Silicium d’encapsulation qui est de 3nm pour toutes les
plaques. Nous avons ainsi deux plaques références en Silicium qui diffèrent par la réalisation
ou non d’une couche épitaxiée de Silicium de 23nm d’épaisseur ; de même nous avons quatre
plaques Si:C avec un jeu de trois épaisseurs de couches Si:C et de deux pourcentages de
Carbone dans cette couche.
Passons maintenant au commentaire de la Figure 59. Nous remarquons que les deux
plaques de référence présentent un fort effet de canal court aux faibles longueurs de grille
alors que toutes les plaques Si:C (à l’exception notable de la plaque avec 3nm d’épaisseur de
couche Si:C) présentent une très bonne tenue de la tension de seuil avec la réduction de la
longueur de grille, présentant même un léger RSCE. Afin de rendre plus lisible les résultats,
séparons les courbes des transistors de référence de celles des transistors Si:C.

118
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Décalage de tension de seuil (mV) 100 150

Décalage de tension de seuil (mV)


50
100
0

-50 50

-100 Si sans épitaxie


Si avec épitaxie
0
-150 Si:C 17nm/3nm à 1%

-50 Si:C 10nm/10nm à 1%


-200 Si:C 10nm/10nm à 0,6%
Si:C 14nm/6nm à 1%
-250 -100
0,01 0,1 1 0,01 0,1 1
Longueur de grille (µm) Longueur de grille (µm)
Figure 60 : Variation de la tension de seuil en fonction de la longueur de grille par rapport au transistor
long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C du lot A pour les
plaques de référence (a) et les plaques Si:C (b).
Pour ce qui est des plaques références Silicium, la figure 60 a) nous apprend que
l’épitaxie amène une meilleure tenue de la tension de seuil avec la réduction de longueur de
grille due probablement au plus faible dopage canal. La figure 60 a) nous apprend aussi que
dans les deux cas un RSCE est observé aux longueurs de grille moyennes dû à la présence de
poches de surdopage. L’étude précise de ces poches et notamment leur impact sur la tension
de seuil sera menée au paragraphe suivant (voir § II.3.2 b)). Pour l’instant gardons en tête que
les poches de surdopage entraînent un RSCE assez important.
Pour ce qui est des plaques Si:C, si on compare les trois courbes à 1% de Carbone avec
des épaisseurs de couche Si:C variables (voir figure 60 b)), nous en déduisons qu’une
épaisseur de 3nm n’est pas suffisante pour éliminer la baisse de tension de seuil aux faibles
longueurs de grille. Par contre, les courbes avec 6nm et 10nm comme épaisseur de grille sont
quasiment confondues, ce qui signifie que 6nm est une épaisseur suffisante pour éliminer la
baisse de tension de seuil aux faibles longueurs de grille. Ensuite, si on compare les deux
courbes de même épaisseur de couche Si:C (10nm) avec deux pourcentages différents de
Carbone (voir figure 60 b)), nous remarquons que 0,6% de Carbone est suffisant pour bien
éliminer la baisse de tension de seuil aux faibles longueurs de grille même si pour 1% de
Carbone cette limitation est une peu plus prononcée.
En conclusion nous pouvons dire qu’à partir de 6nm d’épaisseur de couche Si:C avec
0,6% de Carbone, la baisse de tension de seuil aux faibles longueurs de grille du au partage de
charge (Charge Sharing) a été éliminée. Donc, la principale motivation de réalisation de ce
type de transistors a été pleinement satisfaite.
Poursuivons maintenant l’étude de ce lot pour les autres paramètres que nous avons
extrait. Commençons par la longueur de grille effective.
∆L (nm)
Si sans épitaxie 19,3
Si avec épitaxie 45,1
Si:C 10nm/3nm à 1% 21,2
Si:C 10nm/10nm à 1% 78,1
Si:C 10nm/10nm à 0,6% 151,9
Si:C 10nm/6nm à 1% 88,9

119
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

Si référence Si:C
L sans épitaxie avec épitaxie 10nm/3nm à 1% 10nm/10nm à 1% 10nm/10nm à 0,6% 10nm/6nm à 1%
0,04 0,051 0,071 0,068 0,112 0,139 0,128
0,045 0,058 0,077 0,068 0,119 0,139 0,128
0,05 0,048 0,074 0,066 0,099 0,143 0,107
0,055 0,063 0,082 0,066 0,107 0,161 0,129
0,06 0,07 0,086 0,075 0,121 0,152 0,133
0,075 0,09 0,109 0,091 0,136 0,181 0,136
0,1 0,127 0,146 0,118 0,175 0,237 0,171
0,15 0,15 0,204 0,175 0,23 0,34 0,242
0,175 0,224 0,239 0,168 0,21 0,352 0,273
0,25 0,32 0,329 0,304 0,343 0,45 0,257
0,5 0,446 0,494 0,465 0,449 0,571 0,472
1 1 1 1 1 1 1
Tableau 13 : Valeurs du décalage de longueur de grille considéré constant et des longueurs de grille
laissées libres pour une batterie à source et grille communes de transistors nMOS Si:C du lot A pour les
plaques présentées dans le tableau 13.
Sur le tableau 13 sont présentés les résultats des deux méthodes d’extraction de la
longueur de grille effective présentées au paragraphe I.6.2 d) sur les transistors du lot A.
Commençons par les résultats de la méthode avec un décalage constant (voir tableau 13). Tout
d’abord, quelque soit la plaque le décalage est positif, cela veut dire que la longueur effective
serait supérieure à la longueur de grille physique ce qui est possible tant que ce décalage reste
raisonnable. Or au vu des valeurs obtenues notamment sur les plaques Si:C, ce décalage
semble beaucoup trop grand pour être physiquement acceptable. La même constatation est
faite avec les résultats de la méthode laissant libre le décalage. Par exemple, avec cette
dernière méthode, nous trouvons pour la plaque Si:C 10nm/10nm à 1% une longueur de grille
effective de 112nm pour le transistor le plus court censé avoir une longueur physique de
40nm. Cette différence est à l’évidence trop grande compte tenu du type de lithographie
employée (hybride DUV et e-beam).
Ainsi, comme au paragraphe consacré aux transistors ultracourts et à oxyde ultrafin
(voir § II.2.3), nous venons à douter de l’invariance de la mobilité à bas champ avec la
réduction de la longueur de grille. Appliquons donc la méthode décrite au paragraphe II.2.3 a)
qui consiste à poser Leff=L et ainsi mesurer la mobilité à bas champ pour chaque transistor.
700
Mobilité à bas champ (cm2V-1s-1)

Si sans épitaxie
Si avec épitaxie
600
Si:C 17nm/3nm à 1%
Si:C 10nm/10nm à 1%
500
Si:C 10nm/10nm à 0,6%
Si:C 14nm/6nm à 1%
400

300

200

100

0
0,01 0,1 1
Longueur de grille (µm)
Figure 61 : Mobilité à bas champ en fonction de la longueur de grille pour une batterie à source et grille
communes de transistors nMOS Si:C du lot A pour les plaques présentées dans le tableau 11.
Les valeurs trouvées par cette méthode sont présentées sur la figure 61. Un résultat
surprenant est la variation importante selon les plaques de la mobilité à bas champ du
transistor long (L=1µm). De plus, une dégradation plus ou moins forte avec la longueur de

120
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

grille est constatée sur la mobilité à bas champ selon les plaques rendant difficile
l’interprétation de la figure 59. Afin de simplifier les choses, nous avons décider de regarder
d’une part les valeurs des mobilités à bas champ pour le transistor long afin d’étudier l’impact
des différentes technologies sur la mobilité à bas champ ; et d’autre la variation de la mobilité
à bas champ par rapport au transistor long pour regarder uniquement l’impact de la réduction
de la longueur de grille.
2 -1 -1
µ 0 (L=1µm) en cm V s
Si sans épitaxie 345,6
Si avec épitaxie 422,3
Si:C 10nm/3nm à 1% 276,9
Si:C 10nm/10nm à 1% 382,0
Si:C 10nm/10nm à 0,6% 585,6
Si:C 10nm/6nm à 1% 600,3
Tableau 14 : Valeurs de la mobilité à bas champ pour le transistor de 1µm de longueur de grille pour les
plaques choisies du lot A.
Sur le tableau 14, nous apercevons que l’épitaxie a permis d’améliorer la mobilité à bas
champ pour le transistor long des plaques de référence. Si on regarde les plaques Si:C à 1% de
Carbone, il est assez difficile d’interpréter les résultats concernant l’impact de l’épaisseur de
la couche Si:C sur la mobilité à bas champ. En effet, une épaisseur de 3nm entraîne une baisse
de la mobilité à bas champ alors qu’une épaisseur de 6nm donne un gain important en
mobilité à bas champ qui n’existe plus si l’on passe à 10nm d’épaisseur. Cela sous-entend
qu’il y a une épaisseur optimale permettant d’avoir le meilleur gain en mobilité. Par contre si
on compare les courbes avec 10nm d’épaisseur de couche Si:C, on se rend compte qu’on
gagne beaucoup en mobilité en baissant le pourcentage de Carbone de 1% à 0,6%. Un fort
pourcentage de Carbone nuirait donc à la mobilité à bas champ.
Ces résultats ne sont pas très simples à interpréter surtout qu’il y a peu de littérature
concernant le transport électrique avec cet empilement de couches. Nous savons qu’une partie
des atomes de Carbone se placent en site interstitiel au lieu d’être en site substitutionnel. Or
ces atomes sont mobiles et par exemple peuvent migrer vers l’oxyde de grille, le dégrader ce
qui aura pour effet de créer des défauts qui peuvent nuire à la mobilité à bas champ. De plus,
ces atomes peuvent former des conglomérats dans la couche d’encapsulation où se trouve le
canal ajoutant ainsi une source de plus de dégradation de la mobilité à bas champ. Nous nous
attendions à ce que ce type de défauts gênent la mobilité à bas champ mais il est tout de même
assez surprenant que pour certaines plaques Si:C, la mobilité à bas champ devienne même
légèrement inférieure à celle des plaques référence en silicium. L’étude de ce type de défauts
et de leur impact sur le transport à néanmoins été étudié et les références [Ducroquet’ 2004a]
et [Weber’2004a], venant d’équipes du CEA-Leti, montrent nombre de résultats mais sur des
lots plus avancés dont le lot B de cette étude. La migration des atomes en site interstitiel y est
étudiée et notamment la dégradation de l’oxyde de grille qui en résulte via des mesures de
densité d’états d’interface.
Passons maintenant aux effets de canaux courts sur la mobilité à bas champ.

121
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

1,2

Rapport des mobilités à bas champ


1

0,8

0,6

0,4
Si:C 17nm/3nm à 1%
Si:C 10nm/10nm à 1%
0,2 Si sans épitaxie Si:C 10nm/10nm à 0,6%
Si avec épitaxie Si:C 14nm/6nm à 1%

0
0,01 0,1 1
Longueur de grille (µm)
Figure
Figure 62 : Valeur de la mobilité à bas champ en fonction de la longueur de grille par rapport au
transistor long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C du lot
A pour les plaques présentées dans le tableau 11.
La figure 62 nous apprends que mis à part la plaque Si:C de 3nm d’épaisseur de couche
Si:C, toutes les plaques Si:C présentent une forte diminution de la mobilité à bas champ
lorsqu’on réduit la longueur de grille. Afin de rendre plus lisible les résultats, séparons les
courbes des transistors de référence de celles des transistors Si:C.
1,2 1,2
Rapport des mobilités à bas champ

Rapport des mobilités à bas champ

1 1

0,8 0,8

0,6 0,6

Si sans épitaxie
0,4 0,4
Si avec épitaxie Si:C 17nm/3nm à 1%
Si:C 10nm/10nm à 1%
0,2 0,2 Si:C 10nm/10nm à 0,6%
Si:C 14nm/6nm à 1%
0 0
0,01 0,1 1 0,01 0,1 1
Longueur de grille (µm) Longueur de grille (µm)
Figure 63 : Valeur de la mobilité à bas champ en fonction de la longueur de grille par rapport au transistor
long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C du lot A pour les
plaques de référence (a) et les plaques Si:C (b).
Pour ce qui est des transistors de référence la figure 63 a) nous apprend que l’épitaxie
entraîne une baisse légèrement plus importante de la mobilité à bas champ pour les faibles
longueurs de grille. La baisse constatée pour les transistors référence des deux plaques est due
aux poches de surdopage implantées près de la source et du drain comme nous le verrons au
paragraphe suivant (voir § II.3.2 b)). Pour l’instant gardons en tête que les poches de
surdopage entraînent une baisse de l’ordre de 20 à 30% de la mobilité à bas champ pour les
transistors sub-0,1µm par rapport au transistor long (L=1µm). Pour ce qui est des transistors
Si:C (voir figure 63 b)), la baisse est nettement plus importante, elle atteint environ 60% à
70%, mis à part pour la plaque Si:C de 3nm d’épaisseur de couche Si:C qui donne un résultat
similaire aux transistors de référence. Les courbes à 1% de Carbone avec 6nm et 10nm
d’épaisseur de couche Si:C sont quasiment confondues, ce qui signifie que déjà avec 6nm
d’épaisseur nous avons une aggravation de la baisse de mobilité à bas champ. Si on compare
les courbes avec 10nm d’épaisseur de couche Si:C, nous nous apercevons que la baisse est
plus importante avec un pourcentage plus faible de Carbone (0,6% au lieu de 1%). Il n’est pas

122
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension

évident d’en donner la raison physique, une plus forte interaction avec les poches de
surdopage peut être avancée comme explication de ce résultat mais sans garantie.
Au final, nous pouvons tout de même affirmer que l’utilisation de transistors avec une
couche Si:C entraîne un excès de dégradation de mobilité à bas champ lorsqu’on réduit la
longueur de grille par rapport au transistors de référence en Silicium. Donc, il faut arriver à un
compromis entre mobilité et tenue en tension de seuil en optimisant les paramètres
technologiques des transistors Si:C (% de C, épaisseur de couche Si:C … etc).
Passons aux valeurs extraites pour la résistance série source-drain :
R sd (Ω.µm)
Si sans épitaxie 679,0
Si avec épitaxie 566,6
Si:C 10nm/3nm à 1% 583,0