These Romanjek

CARACTÉRISATION ET MODÉLISATION DES
TRANSISTORS CMOS DES TECHNOLOGIES 50nm

ET EN DEÇÀ
Kruno Romanjek
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Kruno Romanjek. CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES
TECHNOLOGIES 50nm ET EN DEÇÀ. Sciences de l’ingénieur [physics]. Institut National Polytech-
nique de Grenoble - INPG, 2004. Français. <tel-00460563>
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INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE
N° attribué par la bibliothèque

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THESE
pour obtenir le grade de
DOCTEUR DE L'INPG
Spécialité : PHYSIQUE DES COMPOSANTS

dans le cadre de la formation Microelectronique
préparée à l'Institut de Microélectronique, Electromagnétisme et photonique

dans le cadre de l'Ecole Doctorale "Électronique, Électrotechnique, Automatique,
Télécommunications, Signal"
présentée et soutenue publiquement par
Krunoslav ROMANJEK
Le Mardi 9 Novembre 2004
Titre:
CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES

TECHNOLOGIES 50nm ET EN DEÇÀ
Directeur de thèse:
Gérard GHIBAUDO
'
JURY
M. Francis BALESTRA Président

M. Cor CLAEYS Rapporteur
M. Pascal MASSON Rapporteur
M. Thomas ERNST Examinateur
M. Frédéric BŒUF Examinateur
M. Gérard GHIBAUDO Directeur de thèse
1
INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE
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DOCTEUR DE L'INPG
Spécialité : PHYSIQUE DES COMPOSANTS

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préparée à l'Institut de Microélectronique, Electromagnétisme et photonique

dans le cadre de l'Ecole Doctorale "Électronique, Électrotechnique, Automatique,
Télécommunications, Signal"
présentée et soutenue publiquement par
Krunoslav ROMANJEK
Le Mardi 9 Novembre 2004
Titre:
CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES

TECHNOLOGIES 50nm ET EN DEÇÀ
Directeur de thèse:
Gérard GHIBAUDO
'
JURY
M. Francis BALESTRA Président

M. Cor CLAEYS Rapporteur
M. Pascal MASSON Rapporteur
M. Thomas ERNST Examinateur
M. Frédéric BŒUF Examinateur
M. Gérard GHIBAUDO Directeur de thèse
2
A mes parents,
Hvala za sve
3
Table des matières
Introduction 10
Chapitre I : Le transistor MOS 12
I.1 Introduction 13
I.2 Principe de fonctionnement d’un transistor MOS 13
I.2.1 Notion de potentiel de bandes plates 15
I.2.2 Calcul des charges dans le substrat 16
I.3 Régimes de fonctionnement d’un transistor MOS et équations

19
de base
I.3.1 Calcul du courant de drain en régime ohmique 19
I.3.1 a) Cas de la forte inversion 19
I.3.1 b) Cas de la faible inversion 20
I.3.2 Calcul du courant de drain en régime de saturation 21
I.3.3 Notion de tension de seuil 23

I.3.3 a) La tension de seuil à courant constant Vtcc 23
I.3.3 b) La tension de seuil à courant extrapolée Vt,ext 23
I.3.3 c) La tension de seuil de charge Vtch 24
I.3.4 Notion de mobilité 24
I.3.4 a) Collisions sur les phonons 25
I.3.4 b) Collisions sur les centres coulombiens 25
I.3.4 c) Collisions sur la rugosité de surface 25
I.3.4 d) Synthèse 26
I.4 Effets de la miniaturisation des MOSFETs 27
I.4.1 Origine des effets de canaux courts 28
I.4.2 Effet du champ électrique sur la mobilité 29
I.4.3 Effet de la résistance série source - drain 30
I.4.4 Influence des zones de déplétion de source et de drain 31

I.4.4 a) Partage de charge 31
I.4.4 b) Effet de canal étroit 33
4
I.4.5 Effet DIBL 34
I.4.6 Perçage 36
I.4.7 Effets de porteurs chauds 37
I.5 Solutions technologiques 38
I.5.1 Siliciuration source et drain 38
I.5.2 Extensions LDD 39
I.5.3 Poches de surdopage 40
I.5.4 Synthèse 41
I.6 Méthode « Fonction Y » d’extraction de paramètres 42
I.6.1 État de l’art 43

I.6.1 a) Méthode Shit&Ratio 43
I.6.1 b) Méthode McLarty 45
I.6.1 c) Méthode Hamer 47
I.6.2 Méthode « Fonction Y » 49
I.6.2 a) Définition de la fonction Y 49
I.6.2 b) Tension de seuil 51
I.6.2 c) Facteurs d’atténuation de mobilité et résistance série source-drain 52
I.6.2 d) Longueur de grille effective 54
I.6.2 e) Mobilité à bas champ 55
I.6.2 f) Itération de la fonction Y 56
I.6.2 g) Comparaison modèle d’extraction - mesures 57
I.6.2 h) Régime de saturation 57
I.6.2 i) Conclusion intermédiaire sur la méthode « Fonction Y » 61
I.7 Conclusion 62
Chapitre II : Caractérisation électrique de MOSFETs sub-

64
0,1µm à base de mesures courant-tension
II.1 Introduction 65
II.2 Transistors ultracourts à oxyde ultrafin 65
II.2.1 Dispositifs étudiés 66

II.2.1 a) Description des transistors du lot « GRI » 66
5
II.2.1 b) Description des transistors du lot « MDX » 67
II.2.1 c) Description des transistors du lot « HKC » 68
II.2.1 d) Récapitulatif 69
II.2.2 Partition du courant de grille 70
II.2.2 a) Coefficients de partition du courant de grille αd et αs 71
II.2.2 b) Extraction de αd,s en régime ohmique : méthode gd-gs 73
II.2.2 c) Extraction de αd,s en régime ohmique : méthode Direct Reverse 79
II.2.2 d) Extraction de αd et αs quelque soit la tension de drain 82
II.2.2 e) Modèle de partition du courant de grille 85
II.2.2 f) Conclusion sur la partition du courant de grille 91
II.2.3 Résultats expérimentaux 91
II.2.3 a) Principaux résultats sur le lot « GRI » 91
II.2.3 b) Principaux résultats sur le lot « MDX » 99
II.2.3 c) Principaux résultats sur le lot « HKC » 103
II.2.3 d) Comparaison des lots « GRI », « MDX » et « HKC » 109
II.3 Transistors ultracourts nMOS Si:C 113

II.3.1 a) Description des transistors du lot « A » 113
II.3.1 b) Description des transistors du lot « B » 115
II.3.1 d) Récapitulatif 115
II.3.2 a) Principaux résultats sur le lot « A » 116
II.3.2 b) Effets des poches de surdopage. 124
II.3.2 c) Principaux résultats sur le lot « B » 129
II.3.2 d) Conclusion intermédiaire sur les nMOS Si:C 137
II.4 Transistors ultracourts pMOS SiGe 138

II.4.1 a) Description des transistors des lot « α » et « β » 139
II.4.1 b) Récapitulatif 140
II.4.2 a) Principaux résultats sur le lot « α » 141
II.4.2 b) Principaux résultats sur le lot « β » 147
6
II.4.2 c) Conclusion intermédiaire sur les pMOS SiGe 149
II.5 Conclusion 151
Chapitre III : Méthode Split C-V canaux courts 154
III.1 Introduction 155
III.2 Présentation de la méthode Split C-V canaux courts 155
III.2.1 Méthode Split C-V classique 156
III.2.2 Méthode Split C-V canaux courts 159

III.2.2 a) Mesures brutes 159
III.2.2 b) Capacités d’overlap 160
III.2.2 c) Extraction de la longueur de grille effective 162
III.2.2 d) Correction de la capacité Cov,canal 163
III.2.2 e) Correction de la résistance série source-drain Rsd 165
III.2.2 f) Comparaison avec la méthode « Fonction Y » 165
III.3 Résultats sur les pMOS SiGe 166
III.3.1 Étude de la mobilité effective pour le lot β 167
III.3.2 Étude à basse température 170

III.3.2 a) Mesures de la mobilité effective à basse température 170
III.3.2 b) Modélisation du comportement en température de défauts 172
III.3.3 Conclusion sur les pMOS SiGe 174
III.4 Résultats sur les nMOS Si:C 174
III.4.1 Étude de la mobilité effective pour le lot B 175
III.4.2 Conclusion sur les nMOS Si:C 176
III.5 Résultats sur les MOS n et p à oxyde ultra fin 177
III.5.1 Étude de la mobilité effective pour le lot « GRI » 177
III.5.2 Étude de la mobilité effective pour le lot « MDX » 180
III.5.3 Étude de la mobilité effective pour le lot « HKC » 181
III.5.4 Comparaison des lots 183
II.6 Conclusion 189
7
Chapitre IV : Bruit électrique Basse Fréquence 192
IV.1 Introduction 193
IV.2 Rappels sur le bruit électrique 193
IV.2.1 Rappels de théorie du signal 193
IV.2.2 Sources de bruit dans un transistor MOS 195

IV.2.2 a) Bruit thermique 195
IV.2.2 b) Bruit de grenaille (Shot Noise) 195
IV.2.2 c) Bruit RTS 195
IV.2.2 d) Bruit en 1/f (Flicker Noise) 196
IV.2.3 Récapitulatif 199
IV.3 Bruit BF dans les transistors à oxyde ultrafin 199
IV.3.1 Bruit BF du courant de drain 200

IV.3.1 a) Apparaillage 200
IV.3.1 b) Résultats expérimentaux et modélisation 201
III.3.2 Bruit BF du courant de grille 206
III.3.3 Synthèse 210
IV.4 Bruit BF des transistors pMOS SiGe 210
IV.4.1 Mesures du bruit 1/f canaux courts 211
IV.4.2 Modélisation du bruit 1/f canaux courts 213

IV.4.2 a) Présentation du modèle de bruit 1/f dans les pMOS SiGe 214
IV.4.2 b) Comparaison du modèle avec les données expérimentales 215
IV.4.3 Conclusion sur le bruit 1/f dans les pMOS SiGe 218
IV.5 Conclusion 219
Conclusion 222
Remerciements 226
Références 228
Publications 234
Annexes 236
8
9
Introduction
La technologie CMOS représente près de 90% du marché des semi-conducteurs et

poursuit sa route dans la miniaturisation qui amènera l’utilisation de dispositifs MOS de
longueur de grille de 40-50nm en 2007-2008 au plan industriel comme l’illustre la figure 1.
Figure 1 : Évolution de la longueur de grille des transistors (d'après la feuille de route ITRS 2001)
La réduction de la longueur de grille des transistors MOS est principalement motivée

par la volonté d’augmenter la densité d’intégration des transistors sur une puce et par le désir
d’augmenter leurs performances, par exemple en niveau de courant délivré ou bien en temps
de propagation. Par loi d’échelle cette réduction de la longueur de grille entraîne des
réductions de paramètres technologiques et électriques des transistors MOS comme
l’épaisseur de l’oxyde de grille ou bien la tension nominale. Cette miniaturisation globale
entraîne aussi des effets néfastes sur certains paramètres électriques régissant le
fonctionnement des transistors MOS. Pour contrecarrer ces effets, plusieurs solutions
technologiques ont été proposées ces dernières années, soit en optimisant les architectures
existantes, soit en proposant de nouvelles architectures. Afin de quantifier les avantages et les
inconvénients de tels dispositifs ultracourts il est indispensable de pouvoir les caractériser
électriquement de façon efficace ainsi que de modéliser le comportement de leurs paramètres
électriques avec la réduction des dimensions.
Au cours de cette thèse nous nous sommes attaché à proposer ou améliorer des
méthodes expérimentales et des modèles physiques pour caractériser le transport électrique
pour trois types d’architecture de transistors MOS conçus pour des longueurs de grille de
50nm et en deçà. Il s’agit de transistors à oxyde ultrafin (1.2nm) fruits d’une collaboration
avec STMicroelectronics, de transistors nMOS à incorporation de Carbone (Si:C) et de
transistors pMOS à hétérojonction Silicium-Germanium (SiGe) fruits d’une collaboration
avec le CEA-Leti. Nous avons décidé d’organiser ce mémoire en fonction des divers types de
caractérisation électrique utilisés et non en fonction des diverses architectures de transistors
MOS afin de mettre en avant le travail effectué pour adapter ces méthodes de caractérisation
électrique et les modèles décrivant le comportement des paramètres extraits par ces méthodes
aux longueurs de grille ultracourtes. Bien sûr, pour chaque type de caractérisation électrique
seront présentés et discutés les résultats obtenus sur les différentes architectures étudiées.
10
Le premier chapitre présentera tout d’abord ce qu’est un transistor MOS à effet de
champ, puis décrira son principe de fonctionnement ainsi que les équations de base régissant
en terme de courants les différents modes de fonctionnement dans lesquels sont utilisés les
transistors MOS. Les effets qu’entraîne la miniaturisation d’un transistor MOS sur les
principaux paramètres électriques conditionnant son fonctionnement seront alors présentés
ainsi que quelques solutions technologiques couramment employées pour des filières 50nm
permettant de limiter certains de ces effets néfastes. Seront ensuite décrites les principales
procédures d’extraction de paramètres basées sur des mesures courant-tension dont la
méthode dite « Fonction Y », principale méthode employée lors de cette thèse.
Le second chapitre décrira technologiquement les trois architectures étudiées lors de

cette thèse ainsi que les résultats obtenus sur le comportement des principaux paramètres
électriques, extraits sur ces dispositifs via des mesures courant-tension par la méthode «
Fonction Y » en fonction de la réduction de la longueur de grille. Nous nous attarderons sur
un paramètre clef, la mobilité des porteurs du canal d’inversion, qui régit le niveau de
transport électrique d'un transistor MOS. Nous nous apercevrons qu’il est nécessaire pour
chaque architecture de considérer que la mobilité à bas champ peut varier avec la réduction
des dimensions. De plus, nous montrerons dans le cas des transistors à oxyde ultrafin qu’il est
nécessaire de faire une correction sur les mesures de courant de drain afin d’extraire
correctement les paramètres électriques. Pour cela nous proposerons une méthode complète
pour extraire les coefficients de partition géométrique du courant de grille afin de corriger le
courant de drain des fuites vers la grille. Nous validerons cette méthode en comparant les
résultats obtenus avec un modèle physique basé sur le calcul de la réponse temporelle d’une
charge d’inversion vers la source, le drain et la grille donnant cette répartition géométrique du
courant de grille en fonction des polarisations source, drain et grille.
Le troisième chapitre montrera une optimisation pour les canaux courts de la méthode
Split C-V basée sur des mesures capacitives pour pouvoir extraire séparément la longueur de
grille effective et la mobilité effective de ces transistors, tout cela dans le but de comprendre
l’origine physique de la dégradation de mobilité constatée au second chapitre sur les trois
architectures aux plus courtes longueurs de grille. Grâce à cette méthode nous pourrons
comprendre les mécanismes physiques engendrant une dégradation de la mobilité, lorsque
c’est le cas, pour chacune de nos architectures. Par exemple, grâce à l’application de cette
méthode à basse température, nous caractériserons les défauts présents dans la couche
enterrée des transistors pMOS SiGe qui peuvent expliquer en partie la dégradation de la
mobilité aux courtes longueurs de grille de ce type de dispositifs.
Le dernier chapitre sera consacré à l’étude du bruit électrique basse fréquence pour deux
architectures. Nous montrerons comment l’étude du bruit en excès dans les transistors MOS
dit bruit 1/f permet de caractériser la qualité de l’oxyde de grille et comment il apporte des
informations utiles au transport électrique des dispositifs. Pour les oxydes ultrafins nous
montrerons que l’oxyde de grille reste de bonne qualité même aux plus courtes longueurs de
grille et pour les transistors à canal enterré SiGe nous montrerons et modéliserons le fait que
leur niveau de bruit 1/f en forte inversion est nettement inférieur à celui de transistors de
référence à canal surfacique et cela même aux plus courtes longueurs de grille.
Finalement nous conclurons sur les principaux résultats pour chaque architecture et sur
l’intérêt de ce type d’études pour des filières CMOS 50nm et en deçà.
11
Chapitre I :
Le transistor MOS
12
Chapitre I : Le transistor MOS
I.1 : Introduction
Avant toute présentation de résultats il est indispensable de rappeler les principes de base
des transistors Métal-Oxyde-Semiconducteur à effet de champ.
Pour cela, une approche simple des équations modélisant le fonctionnement du transistor
MOS sera utilisée afin notamment de relier la valeur des paramètres électriques extraits aux
grandeurs physiques telles que la mobilité, le dopage etc.
Ainsi, le début de ce paragraphe s’efforcera de présenter les équations de base d’un
transistor MOS dans ses différents régimes de fonctionnement. Tout d’abord sera défini ce
qu’est un transistor MOS d’un point de vue technologique, puis seront posées les équations de
base régissant son fonctionnement électrique et cela selon les polarisations appliquées à sa
structure.
Ensuite, les effets de la miniaturisation des dispositifs sur les paramètres électriques d’un
transistor MOS seront présentés. En effet, la miniaturisation des transistors MOS permet
l'augmentation de la densité d'intégration, la réduction de coûts de fabrication, la réduction du
temps de transit des porteurs dans le canal et la réduction de la consommation. Mais la
réduction de la géométrie des transistors MOS entraîne aussi des modifications néfastes de
certains paramètres électriques dont nous présenterons les principaux effets.
Pour contrebalancer ces effets néfastes de la miniaturisation seront présentées certaines
des principales solutions technologiques couramment utilisées dans les technologies CMOS les
plus avancées.
Pour finir, seront présentées les diverses méthodes d’extraction des paramètres électriques
d’un transistor MOS ainsi que celle utilisée principalement dans toutes nos études.
I.2 : Principe de fonctionnement d’un transistor MOS

Tout d’abord, commençons par une approche simple des équations modélisant le
fonctionnement du transistor MOS.
En préambule, définissons ce qu’est le dopage de type N ou P d’un cristal de Silicium :
l’atome de silicium fait parti de la colonne IVA du tableau de Mandeleiv (voir tableau 1) donc il
a 4 électrons sur son niveau de valence. Si on introduit un atome de la colonne VA, ayant donc
5 électrons sur son niveau de valence, dans un cristal de silicium cet atome aura tendance à
donner au cristal un électron libre pour se placer en site substitutionnel d’un atome de Silicium.
Donc, si on introduit une dose importante d’atomes de la colonne V dans un cristal de Silicium,
on aura un surplus de la densité d’électrons libres d’électrons par rapport à son état initial. C’est
ce qu’on appelle doper un substrat et dans ce cas on aura un dopage de type N car on aura
favorisé les électrons (N=charge négative). De façon symétrique, si on introduit un atome de la
colonne IIIA, ayant donc 3 électrons sur son niveau de valence, celui-ci aura tendance à prendre
au cristal un électron libre pour se placer en site substitutionnel d’un atome de Silicium. On peut
considérer qu’il a donné une charge virtuelle positive au cristal que l’on appelle « trou ». Ceci
est un dopage de type P (P=charge positive). Pour des raisons de compatibilité technologique,
c’est le Bore qui est utilisé principalement pour doper positivement un substrat Silicium alors
que ce sont le Phosphore et l’Arsenic qui sont utilisés habituellement pour le doper
négativement.
13
Tableau 1: Tableau périodique des éléments.

Le principe de fonctionnement d’un transistor à effet de champ (JFET, MOSFET)
consiste en la possibilité de modifier en surface la concentration et le flux de porteurs entre une
source et un drain par l’application d’une tension sur une électrode de commande située en
surface appelée grille. Ceci le différencie d’un transistor bipolaire (BJT) dont la concentration et
le flux des porteurs circulant entre un émetteur et un collecteur sont contrôlés par un courant au
niveau de la base située entre l’émetteur et le collecteur.
Un transistor MOS à enrichissement à canal N est une structure MOS (Métal-Oxide-
Semiconducteur) sur un substrat de type P à laquelle on adjoint des zones de type N de part et
d’autre de la capacité MOS (voir figure 1) de façon à pouvoir faire passer un courant dans une
couche d’inversion d’électrons formée dans le substrat juste sous l’oxyde de grille. La capacité
MOS se compose d’une première couche appelée « grille » la plupart du temps en Silicium poly
cristallin très fortement dopée N ou P qui sert de contact électrique (le M de MOS), d’un
« oxyde de grille » (le O de MOS) généralement en Silice (SiO2) qui est réalisé par oxydation
thermique d’un « substrat » en silicium cristallin (le S de MOS). Ce sera cette capacité MOS qui
contrôlera, selon la polarisation qu’on lui applique, la création ou non d’une couche d’inversion
dans le substrat mettant en contact électrique la source et le drain (voir §I.2.2).
Vg Vd
Grille
Source Drain
Oxyde
tOX
+
y n xj n+
Canal L W
x Substrat P
Vsub
Figure 1 : Structure schématique de base du transistor Métal-Oxyde-Semiconducteur (canal N).
14
Ainsi, le transistor MOS se décompose en trois parties principales: l’électrode de grille,

les électrodes de source et de drain et le canal de conduction entre ces deux dernieres. La grille
est polarisée par la tension Vg, le drain par la tension Vd et la source ainsi que le substrat sont
reliés à la masse. Les tensions Vg et Vd permettent de contrôler le courant qui passe dans le
canal.
Le dopage du canal, la profondeur xj des jonctions source et drain, la largeur Wm et la
longueur Lm sur le masque, l’épaisseur tox de l’oxyde de grille sont les paramètres
caractéristiques du transistor. W et L sont les dimensions effectives du canal du transistor.
I.2.1 : Notion de potentiel de bandes plates [Sze'81]
En polarisant la grille à un potentiel Vg nul, il ne devrait pas avoir de courbure de bande à

l’interface Si/SiO2 et dans le cas général le potentiel Vg devrait être égal à la différence entre le
potentiel de surface Ψs et de celui crée par les charges de désertion sous la grille :
Q SC
VG = ΨS − (1)
C ox
Mais, dans les oxydes de grille des transistors MOS se trouvent habituellement des
charges, de sorte que même si le potentiel de grille appliqué est nul il y a une courbure de bande
à la surface de semiconducteur. En général, ces charges d'origines technologiques sont
positives. La valeur du potentiel de grille qu'il faut appliquer pour contrecarrer l'effet de ces
charges s'appelle le potentiel de bande plate VFB. De plus, ce potentiel de bande plate de la
structure MOS est non seulement relié à la densité de charges dans l'oxyde Qox mais aussi à la
différence des travaux de sortie entre le métal de grille et le semiconducteur : Φ MS = Φ M − Φ S .
L'équation de continuité des potentiels s'écrit alors :
QSC
VG = V FB + ΨS − (2)
C ox
QSC étant la charge de la zone désertée sous l’oxyde de grille, Ψs est le potentiel à
l’interface Si/SiO2 et Cox la valeur de la capacité MOS.
En annulant le potentiel de surface ( Ψ s = 0 ) la tension de bande plate devient :
Q ox
VFB = Φ MS − (3)
C ox
Au plan technologique, la valeur de VFB permet de déduire et de contrôler la quantité de
charges fixes présentes dans les oxydes. Cette valeur de VFB s’extrait principalement de mesures
capacitives via la méthode de Maserjian.
Dans les structures MOS réelles l'interface oxyde – semiconducteur n'est pas parfaite. Le
gap du semiconducteur très près de la surface se trouve rempli d'états localisés identiques aux
états localisés des semiconducteurs amorphes ou fortement désordonnés. On peut définir une
capacité associée à la charge des états d'interface de sorte que :
dQ SS
C SS = − = qN SS (4)
dΨ S
15
Dans le cas d'une densité d'états faiblement dépendante de l'énergie et dans

l'approximation d'une statistique de température nulle pour les états localisés (T = 0K) on peut
obtenir le potentiel de grille Vg par :
Qi + Q D + QSS
VG = V FB + ΨS − (5)
C ox
avec Q SS = qN SS ΨS , la charge d'états d'interface excédentaire.
Figure 2 : Etats d'interfaces localisés et densité d'états Nss dans un nMOSFET.

Sur la figure 2, est représentée l’interface Si/SiO2 d’un MOS réel avec des états
d’interface répartis dans le gap du semiconducteur. Ainsi, dans le gap nous auront une densité
d’états non nulle que l’on considère au premier ordre comme constante (états distribués
uniformément dans le gap).
I.2.2 : Calcul des charges dans le substrat [Sze'81]
L'effet de champ consiste à modifier la concentration des porteurs au voisinage de

l'interface oxyde/silicium par l'application d'un potentiel électrique sur la grille qui modifie les
courbures des bandes d'énergie du semiconducteur.
Pour une polarisation positive (régime d'inversion) ou négative (régime d'accumulation)
les bandes près de l'interface Si/SiO2 sont courbées par effet de champ, ce qui crée une
concentration plus élevée à la surface du semiconducteur que dans le volume.
Pour un potentiel de grille Vg > 0 on attire les électrons du semiconducteur près de la
surface. Pour un potentiel de grille Vg < 0 on attire les trous du semiconducteur près de la
surface. L'équation de neutralité s'écrit : n o + N A− = p o , ou N −A représente les accepteurs
ionisés, n0 et p0 les concentrations intrinsèques d’électrons et de trous.
L'équation de Poisson donne l'évolution du potentiel dans la structure. La charge dans le
silicium QSC s'obtient dans l'hypothèse d'une statistique de Boltzmann, selon :
12
 2
12 n  qΨ s
  − qΨ s  qΨ s 
Q SC = (2ε Si kT )  i2  e kT − 1 +  e kT − 1 +
    kT  (6)
 N A     
où Ψs est le potentiel de surface, ni la concentration intrinsèque (ni2=n0+p0) et εSi la
permittivité électrique du Silicium.
16
Figure 3 : Diagrammes de bandes d'énergie dans un nMOSFET.

Sur la figure 3, est représentée le diagramme de bande de la capacité MOS à Vg nul.
Maintenant selon la polarisation que l’on appliquera sur la grille ce diagramme va changer. On
peut donc distinguer 3 régimes:
• accumulation : Ψs < 0, Vg < VFB , dans ce cas le potentiel de surface est tel qu'il y
a davantage de porteurs majoritaires (des trous en surface) donc :
qΨs
−
p s = po e kT
>> p o >> n o (7)
d'où :
qΨs
−
Q SC = (2ε kTN A ) e (8)
12 2 kT
• désertion (déplétion) : V g ≥ 0 , 0 < Ψs < ΦF . Dans ce cas le potentiel de surface

est tel qu'il y a une désertion des porteurs majoritaires en surface sans avoir
beaucoup de porteurs minoritaires:
n ( x ) << p( x ) << N A (9)
d'où :
12
 qΨs 
QSC ≅ (2ε kTN A )
12
  (10)
 2kT 
Ce qui nous donne QSC ≅ 2qε N A ΨS pour la charge de déplétion (ou
désertion). Elle correspond à la charge constante QD distribuée entre 0 et xd, où xd
s'appelle la largeur de la zone de désertion :
xd
Q D = ∫ qN A dx = qN A x d = 2qε N A ΨS (11)
0
• inversion : Le potentiel de surface est tel qu'il y a un enrichissement de porteurs

minoritaires à la surface. Dans le cas n (ΨS ) = p o résulte ΨS = 2ΦF avec ΦF le
potentiel de Fermi. Donc la charge dans le semiconducteur provenant pour
l'essentiel des porteurs minoritaires s’écrit :
17
qΨ 12 qΨS
ni 2 kTS  2ε kTni2 
QSC = (2ε kTN A ) ≈   e 2 kT
12
e  (12)
NA  NA 
On appelle cette charge la charge d'inversion et on la note Qi. On peut distinguer :
o l’inversion faible : Φ F < ΨS < 2Φ F et donc Qi << Q D
o l’inversion forte : ΨS > 2Φ F et donc Qi >> Q D
Oxyde
Métal Semiconducteur
EC EFm EC
φf
EFm Ei Vg<0 Ei
EF EF
EV EV
(a) (b)
EC EC
Ei Ei
EF EF
Vg>0 EV Vg>0 EV
EFm
EFm
(c) (d)
Figure 4 : Diagrammes de bandes d'énergie du système Métal-Oxyde-Semiconducteur à canal N :
(a) bandes plates, (b) accumulation, (c) déplétion ou faible inversion et
(d) forte inversion [Sze'81].
La figure 4 synthétise les différents régimes et montre le diagramme de bandes pour

chacun d’eux. Ainsi, en forte inversion se crée une couche de porteurs minoritaires (pour un
NMOS des électrons) à l’interface Si/SiO2. C’est dans ce régime qu’est principalement utilisé le
transistor MOS car cette couche de porteurs minoritaires met électriquement en contact la
source et le drain. En effet, la source et le drain étant de dopage opposé au substrat leurs
porteurs majoritaires correspondent aux porteurs minoritaires de la couche d’inversion. Ainsi, si
on polarise le drain positivement en gardant la source à la masse, on va attirer les électrons de la
couche d’inversion vers le drain et comme la charge d’inversion doit rester constante sous la
grille, c’est la source qui fournira des électrons en quantité équivalente pour compenser ceux
partis vers le drain. Nous avons donc créé un courant d’électrons de la source vers le drain que
l’on peut contrôler via la polarisation que l’on applique à la grille. Nous obtenons donc un
transistor à effet de champ comme nous l’avions défini précédemment (voir § I.2).
18
I.3 : Régimes de fonctionnement d’un transistor MOS et

équations de base
Concernant la tension appliquée au drain nous pouvons distinguer trois régimes de
fonctionnement : le régime ohmique, non-ohmique et le régime de saturation.
I.3.1 : Calcul du courant de drain en régime ohmique
Nous commençons par le régime ohmique bien que le régime principal de fonctionnement
d’un transistor MOS soit le régime de saturation car c’est dans ce régime que sont faites
principalement les mesures courant-tension servant à extraire les paramètres électriques du
transistor MOS (voir § I.6).
I.3.1 a) : Cas de la forte inversion
Le régime ohmique est caractérisé par de faibles tensions de drain. Dans ce cas, le canal
du transistor se comporte comme une résistance quasi bidimensionnelle contrôlée par la tension
de grille. Le courant de drain s’écrit alors :
W
Id = µ eff QiVd (13)
L
où Qi est la charge absolue d’inversion et µeff la mobilité effective des porteurs dans le canal.
La mobilité effective dépend de la charge d’inversion selon [Ghibaudo ’86] :
µo
µ eff =
Q (14)
1+ i
Qc
où µo est la mobilité sous champ électrique faible, et Qc est la charge critique qui caractérise la
diminution de mobilité aux fortes tensions de grille. Une valeur typique de Qc est 1013 q.cm -2 .
La transconductance du transistor g m = dI d dVg s’obtient à partir des relations (13) et
(14) et de l’équation de neutralité électrique (conservation de la charge) :
W µ eff
2
Ci
gm = C oxVd (15)
L µ o C ox + C d + C ss + C i
où Cox, Cd, Css, Ci sont les capacités associées respectivement à l’oxyde de grille, à la zone de
déplétion, aux états d’interface et à la couche d’inversion. Cette relation décrit la
transconductance de façon continue de la faible à la forte inversion.
Le potentiel de surface dépend peu de la tension de grille en forte inversion. Le courant
s’obtient alors avec l’aide des relations (2) et (3) :
W V g − Vt
Id = µ o C oxVd (16)
L 1 + θ 1 (V g − Vt )
19
où θ 1 = C ox Qc est le facteur intrinsèque de réduction de la mobilité du à l’interaction entre les

porteurs du canal d’inversion et les phonons du réseau cristallin appelé « premier facteur
d’atténuation de mobilité », et Vt est la tension de seuil de charge (voir § I.3.3 c)). La
transconductance est donnée par :
W µo
gm = C oxVd
[
L 1 + θ 1 (V g − Vt ) 2 ] (17)
Pour des transistors de faible longueur de grille, il faut tenir compte du « second facteur
de réduction de la mobilité » θ2 qui tient compte de la rugosité de surface à l’interface Si/SiO2.
Dans ce cas, le courant de drain s’écrit [Hong '87]:
V g − Vt − V d 2
I d = Gm Vd
1 + θ 1 (V g − Vt − Vd 2) + θ 2 (V g − Vt − Vd 2 )
2 (18)
W
avec G m = µ0 C ox le paramètre de transconductance.
L
La transconductance devient dans ce cas :
g m = G mV d
[1 − θ (V
2 g − Vt − V d 2 )
2
]
[1 + θ (V
1 g − Vt − Vd 2 ) + θ 2 (V g − Vt − Vd 2 ) ]
2 2
(19)
Les expressions (18) et (19) sont très importantes car ce sont elles qui servent de base à
l’extraction des paramètres électriques du MOSFET.
I.3.1 b) : Cas de la faible inversion
En régime de faible inversion le courant de drain varie exponentiellement avec Vg et il

est donné par [Grotjohn '84] :
W kT  qA(V g − Vt ) 
Id = µ o C d Vd exp 
 (20)
L q  kT 
Avec :
C ox
A= (21)
C ox + C d + Css
Dans la relation (20) on a tenu compte qu'en faible inversion Q i Q c << 1 , donc la
dépendance de µeff avec la charge est négligeable, la mobilité atteint un plateau de valeur µo.
La transconductance varie proportionnellement au courant:
q
gm = AI d (22)
kT
Les caractéristiques g m I d en fonction de Vg permettent de connaître la densité des états
d’interface, si la valeur de rapport des capacités, A, est connue.
20
Une estimation de la densité d'états d'interface Nss peut être effectuée si on calcule
l'inverse de la pente en inversion faible S (en anglais "subthreshold swing") :
 ∂VGS  kT  C D + C SS 
S =   = 2.3 1 +  (23)
 ∂logI DS  VDS = const. q  C ox 
Ce paramètre S a une grande importance car il permet de savoir si une technologie ne
présente pas trop d’états d’interface, donc il caractérise la qualité de l’interface Si/SiO2. Mais
surtout il gouverne (en fonction aussi de la tension de seuil) le courant de drain à l’état « off »,
c'est-à-dire à tension de grille nulle. Ainsi, une faible valeur du paramètre S permet de garantir
une interface de bonne qualité, ce qui améliore le transport dans la couche d’inversion, et
garantit une faible consommation du transistor à l’état « off » pour peu que la tension de seuil
soit bien maîtrisée.
En regardant la formule (23), on se rend compte qu’il y a une valeur minimale de cette
kT
pente sous le seuil qui vaut S min = 2.3 , ce qui donne environ 60mV par décade de courant à
q
température ambiante. Pour des technologies Silicium massif, une valeur satisfaisante pour le
paramètre S est d’environ 80mV par décade.
Log(Id) Id
Vd << Vd,sat
Inversion Inversion
faible forte effet
d’atténuation de
S la mobilité
Inversion Inversion
Vd << Vd,sat faible forte
0 Vt Vg 0 Vt Vg
Figure 5 : Caractéristique Id-Vg en régime ohmique schématisée en échelle logarithmique (a) et linéaire (b).
Au final, la figure 5 montre la variation du courant de drain à une polarisation de drain

donnée en régime ohmique en fonction de la tension de grille. C’est ce que l’on appelle une
caractéristique Id-Vg. C’est à partir de ce type de courbes que sont extraits les paramètres
électriques contrôlant le fonctionnement d’un MOSFET.
I.3.2 : Calcul du courant de drain en régime de saturation
Lorsque la tension du drain augmente, la différence de potentiel entre le drain et la grille

VDG diminue, en conséquence la charge d'inversion diminue lorsqu'on approche du drain. Pour
une valeur de tension de drain Vd,sat ≈ V g − Vt , le canal proche du drain est pincé et le courant
de drain reste constant avec l'augmentation de la tension de drain. Après intégration de la
conductance le long du canal nous obtenons l’expression suivante pour le courant de drain :
21
Vd
W 1
I d,sat = ∫
0
L
µ eff Q i dΦ c ≈ G mV d2, sat
2
(24)
où Q i = C ox ⋅ (Vg − Vt − Φ c ), Φc étant la différence entre les quasi niveaux de Fermi des

électrons et des trous.
Mais pour des dispositifs courts, le courant de drain ne reste pas constant mais continue à
augmenter légèrement avec la polarisation de drain. Cette augmentation est due à trois effets du
second ordre [Skotnicki ’2000] :
• L’éloignement du point de pincement par rapport au drain
• La réduction de la tension de seuil avec l’augmentation de la tension de drain
• L’effet d’avalanche
Le calcul du courant de saturation dans ce cas est assez complexe, néanmoins on peut
l’approximer par :
 V d − V d , sat 
I d , sat (V d ) = I d , sat 1 +  (25)
 VE 
L ε 
où V E = Vd , sat avec λ 0 =  Si x j t ox  .
λ0  ε ox 
C’est dans ce régime avec Vd=VDD , VDD étant la tension d’alimentation du transistor, que
sont généralement utilisés les transistors MOS, c’est ce qu’on appelle l’état « on ». Le transistor
MOS se comporte alors comme une source de courant dont l’intensité est contrôlée par une
grille de commande (Vg).
Si on continue à augmenter la tension de drain, le champ électrique longitudinal Ex
deviendra très important. Les porteurs dans le canal peuvent alors acquérir des énergies
suffisantes pour générer des paires électron-trou par ionisation par impact. A leur tour, les
porteurs générés par impact, accélérés par le fort champ, peuvent générer des nouvelles paires
électrons-trous. Ce phénomène d'avalanche conduit à une forte et brusque augmentation du
courant de drain.
Id
effet
régime régime d’avalanche
ohmique de saturation
Id,sat
Vg >> Vt
0 Vd,sat = Vg - Vt
Vd
Figure 6 : Caractéristique Id-Vd en forte inversion schématisée.
22
Au final, la figure 6 montre la variation du courant de drain à une polarisation de grille

donnée en forte inversion en fonction de la tension de drain. C’est ce qu’on appelle une
caractéristique Id-Vd. C’est aussi à partir de ce type de courbes que sont extraits certains
paramètres électriques contrôlant le fonctionnement d’un MOSFET.
I.3.3 : Notion de tension de seuil
La tension de seuil Vt est la valeur de tension de grille pour une valeur particulière du
potentiel de surface ψ s = 2φ F , φ F représentant le potentiel de Fermi. Il y a différentes
définitions pour Vt et différentes méthodes d'extraction de la tension de seuil.
I.3.3 a) : La tension de seuil à courant constant Vtcc [Ghibaudo ’89a]
Vtcc est la tension de grille pour laquelle le courant de drain en régime ohmique vaut
W
0.1µA × . Ce type d'extraction est utilisé dans les études de fiabilité parce que sa
L
détermination est rapide et simple.
I.3.3 b) : La tension de seuil à courant extrapolée Vt,ext [Ghibaudo ’89a]
Vt ext est égale à la tension de grille extrapolée linéairement à partir du point d'inflexion de
la caractéristique Id(Vg) en régime ohmique au maximum de la transconductance (voir figure
7) :
I d max
g m max = (26)
V g max − Vt ,ext
En utilisant l'équation précédente on obtient :
1 + θ 1 (V g max − Vt − Vd 2 ) + θ 2 (V g max − Vt − Vd 2 )
2
I d max = g m max ⋅ (V − Vt − V d 2) ⋅ (27)

1 − θ 2 (V g max − Vt − V d 2)
g max 2
d'où :
θ 1 (V g max − Vt − Vd 2 )2 + 2θ 2 (V g max − Vt − Vd 2)3
Vt ,ext = Vt + V d 2 − (28)
1 − θ 2 (V g max − Vt − V d 2)
2
Donc :
Si θ 2 = 0 , Vt ext = Vt + Vd 2 − θ 1 (Vgmax − Vt − Vd 2)
2
•
• et si θ 1 = 0 , Vt ext = Vt + Vd 2
Donc Vt ext est une sous-estimation de Vt à partir du moment où le phénomène de
réduction de la mobilité et l'effet parasite de résistance source - drain ne sont pas négligeables.
23
gm,max
Id
gm
Id(gm,max)
Vd << Vd,sat
0 Vt,ext Vg
Figure 7 : Illustration de la méthode pour extraite la tension de seuil extrapolée.
I.3.3 c) : La tension de seuil de charge Vtch
En forte inversion on peut extraire la tension de seuil Vt et le paramètre de

W
transconductance G m = µ0 C ox en utilisant les caractéristiques I d g m en fonction de Vg en
L
régime ohmique [Ghibaudo '88] :
⋅ (Vg −Vt −Vd 2)

Gm Vd
Y(Vg ) ≈
1−θ2(Vg −Vt −Vd 2)
2 (29)
Si θ 2 = 0 la fonction Y est donc une droite qui coupe l'axe des abscisses à
Vg = Vt ch + Vd 2 d'où Vtch.
Dans le cas des transistors avancés θ 2 ≠ 0 et l'extraction devient délicate, mais des
méthodes d'extraction ont été proposées.
Le paragraphe I.6 présentera en détail cette méthode d’extraction de paramètres appelée
« Fonction Y » notamment pour extraire la tension de seuil. C’est cette méthode que nous avons
utilisée préférentiellement lors de nos études. Nous appellerons donc par la suite dans ce
mémoire tension de seuil la tension de seuil de charge calculée par cette méthode.
I.3.4 : Notion de mobilité
La mobilité traduit l'aptitude des porteurs à se déplacer dans la couche d’inversion sous
l'effet d'un champ électrique. C’est un paramètre clef des transistors MOS car c’est elle qui
gouverne le niveau du courant de drain à polarisation fixe. Une technologie donnant une bonne
mobilité permet d’obtenir un bon niveau de courant ce qui est crucial pour des transistors MOS.
Elle dépend de nombreux paramètres : le champ électrique, l’orientation du cristal, le dopage du
substrat ou encore la température. Dans ce paragraphe, nous allons passer en revue les
24
principaux effets qui influent sur la mobilité et en particulier, les différents mécanismes de
collision qui détériorent la mobilité des porteurs dans la couche d’inversion.
Ces mécanismes de collisions sont nombreux, on peut citer entre autres :
• les collisions sur les phonons acoustiques ou optiques
• les collisions Coulombiennes
• les collisions sur la rugosité de surface
• les collisions porteurs-porteurs
• les collisions sur les impuretés neutres.
L’influence de ces mécanismes sur la mobilité dépend fortement des conditions
intrinsèques et extérieures (dopage, température, etc.). Les trois mécanismes de collisions
dominants sont les collisions sur les phonons, coulombiennes et sur les rugosités de surface
[Jeon '89].
I.3.4 a) : Collisions sur les phonons
Ce type de collisions résulte des vibrations du réseau. Pour une température inférieure à
100K, on trouve les phonons acoustiques, donnant des collisions quasi-élastiques à faible
champ qui conduisent à une mobilité à l’interface de la forme [Sah '72, Jeon '89] :
µpha ∝ Ninv1/3 T-1 (30)
où Ninv est la concentration de porteurs de la couche d’inversion, T la température
absolue.
A des températures plus élevées (100K≤ T ≤ 370K), on trouve les phonons optiques. Ils
conduisent à l’expression de la mobilité suivante [Sah'72, Jeon'89] :
µpho ∝ Ninv1/τ T-n (31)
où τ=3.6 et n=1-1.5, ces deux constantes dépendant essentiellement de l’orientation
cristallographique.
I.3.4 b) : Collisions sur les centres coulombiens
Ce mécanisme est dû aux sites chargés près du canal. Dans la plupart des cas, ces charges
sont localisées principalement près de l’interface Si/SiO2. Ces collisions coulombiennes
commencent à se manifester à des températures suffisamment basses lorsque les collisions sur
les phonons ne sont pas dominantes. Elles sont importantes en situation de faible inversion,
mais deviennent moins effectives lorsqu’on passe en forte inversion à cause de l’effet
d’écrantage des charges par les porteurs minoritaires. L’atténuation de la mobilité est donnée
par l’expression analytique suivante [Sah '72] :
µcc∝Ncs-1T (32)
où Ncs est la concentration de charges de surface, comprenant la charge fixe de l’oxyde et la
charge d’états d’interface, plus la charge localisée due aux impuretés ionisées.
I.3.4 c) : Collisions sur la rugosité de surface
25
Les défauts à l'interface Si/SiO2 constituent une importante source de collisions. Ces
collisions sur les rugosités de surface sont indépendantes de la température et dominantes pour
les forts champs électriques. Elles peuvent être modélisées par [Jeon '89] :
µsr ∝ Eeff-2 (33)
Eeff étant le champ électrique transversal effectif, donné par [Sun'80]:
q (η .Ninv + Ndep)
E eff = (34)
εsi
où q est la charge électronique, Ninv et Ndep les densités de charge des zones d’inversion et de
déplétion, εsi la permittivité du silicium et η une constante (1/2 pour les e- et 1/3 pour les h+).
I.3.4 d) : Synthèse
La contribution relative de ces trois mécanismes dépend de la température et de la

concentration de porteurs dans le canal. A température ambiante et en faible inversion, la
mobilité est contrôlée par les collisions sur les phonons et par les collisions coulombiennes,
alors qu’en forte inversion les collisions sur les rugosités de surface sont prépondérantes. A
basse température, seuls les deux derniers mécanismes sont significatifs, les collisions sur les
phonons étant minimes et "masquées" par les autres mécanismes. La figure 8 résume tout cela
de façon schématique.
collisions sur
LOG µeff les rugosités
collisions
Coulombiennes de surface
4K
77K
300K
collisions sur les phonons
LOG Ninv
Figure 8 : Variations de la mobilité µeff en fonction de la concentration de porteurs de la couche

d’inversion Ninv pour différentes températures [Jeon'89].
Un lien peut être fait entre ces composantes de la mobilité et les facteurs d’atténuations de
mobilité définis au paragraphe I.3.1 a). On définit la mobilité effective en fonction de la tension
de grille en régime ohmique ainsi :
µ0
µ eff =
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
é (35)
avec :
26
W
θ 1 = θ 1, 0 + µ0 C ox R sd (36)
L
où Rsd est la résistance série source-drain (voir § I.4.3).
On peut alors dire que le premier facteur d’atténuation de mobilité représente les
collisions sur les phonons (θ1,0) et la perte de mobilité dans les accès source et drain et le second
facteur d’atténuation de mobilité représente les collisions sur les rugosités de surface à
l’interface Si/SiO2. Le terme µ0 est la mobilité à bas champ, ce qui veut dire en terme de
caractéristique Id-Vg que c’est la mobilité des porteurs sous le seuil (dans la partie exponentielle
du courant) ; celle-ci est généralement considérée constante avec la tension de grille et ne
dépends donc principalement que du dopage.
I.4 : Effets de la miniaturisation des MOSFETs
Figure 9 : Diminution de longueur de grille des technologies CMOS (source : ITRS2001).

Depuis des décennies, le monde de la microélectronique s’évertue à réduire de plus en
plus la dimension des transistors MOS. La technologie d'aujourd'hui permet la réalisation des
transistors MOS avec des canaux ultracourts allant jusqu’à des longueurs décananométriques
(voir figure 9). Parmi les principaux avantages induits par la réduction d'échelle ont peut citer
l'augmentation de la densité d'intégration, la réduction de coûts de fabrication, la réduction du
temps de transit des porteurs dans le canal, la réduction de la consommation. Mais la réduction
de la géométrie des transistors MOS entraîne aussi des modifications néfastes de certains
paramètres électriques parmi lesquels : la diminution de la mobilité, la dépendance de la tension
de seuil avec la longueur de canal, l'augmentation de la conductance de sortie etc.
Des lois de réduction d'échelle ont été proposées afin de minimiser les effets de canaux
courts. Leur but est de garder le même niveau de champ électrique interne quelque soit les
dimensions du transistor.
On présente ci-dessous une méthode qui autorise des facteurs de réductions d'échelle
différents (λ et κ). Cette loi a été proposée par Baccarani [Baccarani '84] pour les applications
sub-0.25 µm. Ces relations sont résumées sur le tableau 2 ci-dessous :
27
Paramètre Expression Facteur d’échelle

physique
Dimensions W, L, Tox, xj 1/λ
Potentiels ΦG, ΦD 1/κ
Concentrations NA, ND
d’impuretés λ2/κ
Champ E
Electrique λ/κ
Capacités Cox, Cj 1/λ
Puissance ID.VDD 1/κ2
Tableau 2: Lois de réduction d’échelle d’après Baccarani [Baccarani '84].
De façon générale, le tableau 2 montre qu’il ne suffit pas de diminuer les dimensions
géométriques du transistor (L et W) mais aussi les dimensions des couches technologiques de
celui-ci : oxyde de grille, jonctions source et drain …etc. Par exemple, pour un transistor de
50nm de longueur de grille, l’oxyde de grille ne doit pas être plus épais que 1.2nm, ce qui ne
signifie que quelques monocouches de silice. Or une si fine couche d’isolant va fuir par effet
tunnel et ne jouera plus son rôle d’isolant. C’est pour cela notamment que pour des générations
encore plus avancées, le changement de la nature de l’oxyde de grille est envisagé pour aller
vers des matériaux à haute permittivité électriques (High K), comme l’oxyde d’Hafnium (HfO2)
qui permettront de garantir la même capacité d’oxyde mais avec des épaisseurs de la couche
d’oxyde plus grandes afin de limiter les fuites à travers l’oxyde. Ce type de transistors n’ont pas
fait l’objet d’étude de notre part mais il nous semble pertinent de parler de certaines solutions
envisagées pour des problèmes que notre étude soulèvera (voir § II.2.2).
I.4.1 : Origine des effets de canaux courts
Afin de comprendre l’origine des effets de canaux courts, nous reprenons ici une étude
proposée par T. Nguyen et J. Plummer [Nguyen '81].
L'équation de Poisson, qui donne l'évolution du potentiel dans la structure s'exprime par :
∂Ex ∂Ey
εsi ( x, y ) + εsi ( x, y ) = ρ ( y ) (37)
∂x ∂y
La composante verticale du champ électrique Ex provient principalement de l'électrode de
grille. La composante latérale Ey du champ électrique est originaire des jonctions de source et
de drain. On peut associer le premier terme de l'équation à une densité de charge de grille qNg et
le deuxième à une densité de charges de jonction qNj. La somme de qNg et qNj peut être
interprétée comme la densité de charge totale.
Dans le cas des transistors à canaux long, la composante transversale de champ Ey peut
être négligée. L'équation de Poisson se résume dans ce cas à sa forme unidimensionnelle :
qNg = ρ (38)
En réduisant les dimensions des transistors, la composante latérale du champ n’est plus
négligeable et le terme qNj ne peut plus être ignoré. La charge n’est alors plus contrôlée
28
uniquement par la grille. Comme la densité de charges de jonction est dépendante des
dimensions du transistor et des polarisations appliquées, la tension de seuil dépend également de
ces grandeurs.
La miniaturisation du canal change la distribution du potentiel qui passe d’une
distribution unidimensionnelle à une distribution bi-dimensionnelle. On voit donc que
l’approximation du canal graduel faite dans le cas des canaux longs n’est plus valable pour les
transistors MOS à canaux courts. Par la suite, nous allons décrire les principales conséquences
de cette distribution de potentiel bi-dimensionnelle.
I.4.2 : Effet du champ électrique sur la mobilité
La mobilité dépend des champs électriques longitudinal et transversal. C'est à dire la

mobilité dépend aussi de la polarisation appliquée entre le drain et la source ainsi que de celle
appliquée sur la grille. Plus on réduit les composants, plus l'impact de la composante
longitudinale du champ sur la mobilité augmente.
Pour des tensions Vds faibles on peut négliger l'effet du champ électrique longitudinal. Le
champ électrique transversal confine les électrons vers l'interface Si/SiO2. Les collisions en
surface déterminent une réduction de la mobilité. Pour décrire ce phénomène on utilise une
formule empirique :
µ no
µ *n =
1 + θ G (Vg − Vt )
(38)
où µ *n représente la mobilité corrigée seulement de l'effet de champ transversal, µ no la valeur

pour des champs transversaux faibles (Vg=Vt) et θG un paramètre empirique.
Le champ électrique longitudinal détermine une autre réduction de la mobilité. Pour des
valeurs importantes de champ longitudinal on obtient la saturation de vitesse moyenne des
porteurs. Cet effet apparaît vers le drain, où le champ atteint les plus grandes valeurs et
augmente avec la réduction de longueur du canal. Pour tenir compte de cet effet on utilise une
relation approchée de la vitesse des porteurs avec le champ électrique longitudinal.
µ n*
µn =
µ* (39)
1+ n Ey
vs
où µ n est la mobilité corrigée des effets de champ transversal et longitudinal, v s est la vitesse
moyenne de saturation des porteurs.
Pour des valeurs faibles de E y on obtient µ n ≈ µ*n et pour Ey important on obtient la
saturation de vitesse des électrons, c'est à dire µ n ≈ v s E y .
Dans une première approximation on peut écrire E y = Vds L , et la relation (39) devient :
µ no
µn =
1 + θ G (Vg − Vt ) + θ D (Vd − Vs )
(40)
où θ D = µ no (v s L ) ou bien considéré comme un paramètre empirique de la relation (40).
29
I.4.3 : Effet de la résistance série source - drain
La résistance de canal diminue avec la diminution de la longueur de canal. On ne peut

plus négliger l'effet de résistance série côté source et drain Rs et Rd respectivement. Cela conduit
en régime ohmique à une diminution de la tension effective appliquée entre la source et le drain
du transistor intrinsèque (Vd's') par rapport à la tension appliquée aux électrodes :
Vd's' = Vds − (R s + R d )I d (41)
Donc le courant de drain devient :
 G m (Vg − Vt ) 
Id =   Vds (42)
1 + G m (Vg − Vt )(R s + R d ) 
où G m = (Wµ o C ox ) L .
Vg
Rs Rd
Id
V’d Vd
Figure 10 : Schéma électrique équivalent du MOSFET - influence des

résistances séries de source et de drain
Par comparaison à un transistor idéal dans les mêmes conditions de polarisation, il y a une
diminution de courant de drain. Cet effet est mieux mis en évidence par la diminution de la
conductance de canal par rapport à celle du transistor idéal :
g 'o
go = (43)
1 + g 'o (R s + R d )
La conductance de canal est définie par : g o = dI d dVds .
Il est donc possible, en régime ohmique, si on connaît la résistance série source-drain de
calculer un courant de drain corrigé de l’influence de cette résistance série :
I
I d,cor =
Id (44)
1− (R s + R d )
Vd
Cette manipulation nous sera utile lorsque l’on calculera la mobilité effective à partir de
mesures capacitives pour des transistors ultracourts (voir § III.2.2 e)).
30
I.4.4 : Influence des zones de déplétion de source et de drain
L’approximation du canal graduel néglige les zones de déplétion source et drain Ws et

Wd. Cette condition qui peut s’écrire Ws+Wd << Lg, n’est plus valable lorsque la longueur de
grille Lg diminue et devient du même ordre de grandeur que Ws et Wd qui sont données par :
2.εs 2.εs
Wd = .(Vd + Vbi ) et W s = .Vbi (45)
q.Na q.Na
kT  Na.Nd 
où Vbi est la tension interne de jonction donnée par: Vbi = ln .
q  ni 2 
I.4.4 a) : Partage de charge
Une conséquence majeure du rapprochement des jonctions source et drain est la perte par
la grille du contrôle d’une partie des charges situées à sa verticale. C’est ce que l’on nomme
« partage de charge », ses répercussions sont importantes sur certains paramètres électriques,
nous discuterons principalement de la tension de seuil de charge.
Un transistor MOS est constitué de deux jonctions de part et d'autre de la grille: la
jonction source-substrat et drain-substrat. On discute le cas d'un transistor à canal de type n. Les
jonctions mentionnées sont maintenues bloquées par les polarisations appliquées. Soit le
substrat est au même potentiel que la source et seul le potentiel de diffusion Vbi de la jonction en
assure le blocage, soit Vb est négative par rapport à la source (jonction en inverse) pour
améliorer l'isolation électrique. La tension de drain est positive pour collecter les électrons du
canal. La jonction drain-substrat voit une chute de potentiel égale à Vd-Vb-Vbi. Toute
polarisation en inverse crée une zone de charge d'espace où la densité des porteurs libres est
négligeable. Plus la polarisation est élevée, plus la zone de désertion s'étend du côté le moins
dopé c'est-à-dire dans le substrat et sous la grille pour ce qui concerne la surface du silicium.
Lorsque les extensions des zones de désertion de jonction sont de l'ordre de grandeur de la
longueur de grille, la part de la surface du semiconducteur contrôlée par la grille diminue. La
charge positive du substrat P avant de former la couche d'inversion diminue ce qui se traduit par
une réduction de la tension de seuil.
En résumé, avec la réduction de la longueur de canal, la charge Q n'est plus contrôlée
seulement par tension de grille, mais une bonne partie est générée par les tensions appliquées
sur le drain et la source.
31
Vg
grille
grille Vd
L
xj
source xd
drain
L’
ZCE ZCE
Charges contrôlées Charges contrôlées

substrat par la grille : QBG par les jonctions : QBJ
Figure 11 : L'effet de canal court sur la charge de substrat QBT.

La partie de charge QBT contrôlée par la tension de grille est notée QBG et les deux parties
contrôlées par le drain et la source sont égales et notées QBJ (voir figure 11).
On peut alors écrire :
Q BG 1  L' 
= 1 +  (46)
Q BT 2  L
Pour des dispositifs à canal long, L' ≈ L et Q BG = Q BT . A la limite L' L << 1 on obtient :
Q BG = Q BT 2 (47)
Ce qui montre la réduction d'un facteur deux du facteur de substrat (lois d'échelle). Dans
le cas général, on utilise le modèle trapézoïdal et la tension de seuil s'écrit [Poon'73] :
  x   
12

W
1 −   1 + 2  − 1
j 
Vt = VFB + 2Φ f + K (2Φ f + Vs )
12
(48)
  L   x j  
  
12
 2ε  
où VFB=Φms-Qtot/Cox est la tension de bandes plates, W =  s (Vs + 2Φ f ) ,
 qN A  
(2ε s qN A )1 2
K= et Φ f est le potentiel de Fermi dont l’expression est :
Co
E i − E F k.T  Na 
Φf = = ln  (49)
q q  n i 
En développant en série la racine carré de l'équation (48), la simplification suivante est
obtenue [Merckel '77] :
Vt = VFB + 2Φ f + K (2Φ f + Vs )
12
(1 − θ B (Vs + 2Φ f )1 2 ) (50)
32
12
1  2ε 
avec θ B =  s  .
L  qN A 
En diminuant la longueur de grille, la partie de la charge contrôlée par les jonctions de
source et de drain devient non négligeable devant celle effectivement contrôlée par la grille, ce
qui induit une réduction de la tension de seuil. L’influence de Wd peut également être amplifiée
quand Vd augmente (voir relation (45)).
1,2
1
Tension de seuil (V)
0,8
W = 10µm
0,6 tox = 2nm
0,4
0,2
0
0,01 0,1 1 10
Longueur de grille (µm)
Figure 12 : Exemple d'effet de canal court sur la tension de seuil.
La figure 12 donne un exemple typique de l’effet du partage de charge sur la tension de
seuil. Par la suite nous parlerons plus générale d’effet de canal court ou SCE (Short Channel
Effect) lorsque nous étudierons la variation de la tension de seuil avec la longueur de grille.
I.4.4 b) : Effet de canal étroit
En tenant compte de l'effet de la diminution de largeur de canal on obtient une

augmentation de la tension de seuil par l'effet d'accroissement de la charge QB qui se trouve
sous les zones d'isolation en bord du canal (voir figure 13). L'accroissement de la tension de
seuil est directement proportionnelle à l'augmentation de l'aire transversale de la zone désertée
(W × L ) . Donc l'équation (48) devient [Merckel '77] :
Vt = VFB + 2Φ f + k (Vs + 2Φ f )
12
(1 − θ B (VS + 2Φ f )1 2 )1 + π
xd 
2 W
 (51)

33
Vg
Isolation Isolation
latérale grille latérale
W
xd xd
xd
Charges contrôlées Charges supplémentaires

substrat par la grille contrôlées par la grille
Figure 13 : L'effet de canal étroit sur la charge contrôlée par la grille.
Donc, en diminuant la largeur de grille, nous obtenons une augmentation progressive de

la tension de seuil (voir figure 14).
0,5
L = 50nm
0,4 tox = 2nm
0,3
0,2
0,1
0
0,1 1 10
Largeur de grille (µm)
Figure 14 : Exemple d'effet de canal étroit sur la tension de seuil.
I.4.5 : Effet DIBL
A forte polarisation de drain (Vd>Vd,sat), un autre phénomène devient important : c'est

l'effet DIBL (pour Drain Induced Barrier Lowering). Il se traduit par une réduction de la hauteur
de barrière source/substrat à fort Vd induisant également une diminution de la tension de seuil. Il
en résulte une augmentation du courant de drain avec la tension de drain en régime de
saturation. L’effet d’abaissement de la barrière de potentiel induit par le drain a été largement
étudié durant les dernières décennies [Grotjohn' 84, Deen' 92, Fikry' 94]. Cependant, il est
toujours d’actualité en raison de la réduction constante des dimensions des dispositifs.
Dans les MOSFETs à canal court, les zones de diffusion de source et de drain sont
proches ce qui entraîne une pénétration importante du champ électrique du drain vers la source.
34
La barrière de potentiel à la source peut donc être réduite en raison de cette influence du drain.
La figure 15 illustre ce phénomène [Chamberlain '86]. L’importance de cet effet dépend, bien
sûr, de la longueur de canal mais également de la profondeur de jonction ou encore du dopage.
La conséquence de l’abaissement de la barrière de potentiel de la source est une injection
d’électrons de la source entraînant une augmentation du courant de drain.
Dans le modèle de Grotjohn et al [Grotjohn '84], il a été établi que l’augmentation du
potentiel de surface, au premier ordre, peut être reliée à la polarisation de drain par la relation
∆ψs=BVds, où B est le coefficient de DIBL donné par :
ε si t ox 1 1 
B=  L − L*  pour L<L* et B=0 pour L> L* (52)
ηε ox  
où εsi et εox sont les permittivités respectives du silicium et de l’oxyde de grille, η est un
paramètre géométrique, L est la longueur du canal, et L* une longueur du canal en dessous de
laquelle le perçage devient apparent.
Figure 15 : Schéma de la barrière de potentiel le long du canal [Chamberlain ’86].

Le DIBL peut être aussi modélisé au niveau électrique par une réduction de la tension de
seuil en fonction de la tension appliquée sur le drain. La relation courante a été proposée par
Grotjohn et al. [Grotjohn '84] :
Vt = Vto − λVd (53)
où Vt0 est la tension de seuil pour Vd proche de zéro.
Le paramètre λ est le paramètre de DIBL sont relié au coefficient B par [Jomaah '95] :
C ox + C d
λ=B (54)
C ox
Ce modèle présente l’avantage de déterminer le paramètre DIBL λ sans avoir à ne
mesurer une tension de seuil, évitant de la sorte les incertitudes dues à la définition de Vt. Ainsi,
le DIBL est alors caractérisé par la variation de la tension de seuil selon la relation (53) et pour
le mesurer, il suffit donc de mesurer le décalage ∆Vt.
Le courant Id est une fonction de Vd et de (Vg–Vt) de la faible jusqu'à la forte inversion. Il
est facile de retrouver [Fikry '94] :
35
∂I d dVt
g d = g do + = g do + λg m (55)
∂Vt dV d
où g do est la conductance de sortie en l'absence de DIBL et g m est la transconductance.
Dans la région de saturation g do s'annule, et l'équation (55) devient :
g dsat = λg msat (56)
où g msat est la transconductance en régime de saturation.
L'équation précédente montre que le rapport de la conductance de sortie à la
transconductance en régime de saturation doit mettre en évidence un plateau, qui permet
d'extraire la valeur de λ.
Pour illustrer l’effet du DIBL sur les caractéristiques Id-Vg, il suffit de faire deux mesures,
l’une en régime ohmique (Vd<<Vd,sat) et l’autre en saturation (Vd>Vd,sat) :
1.10
−4
3.552 ×10
1 .10-3
3
1.10
1 .10-4
4
Vd = 50mV
Vd = 1V
Courant de drain (A)
1.10 -55
1 .10
〈 0〉
IDa
1.10
1 .10-6
〈 0〉
6
IDb
〈 9〉
IDa
1.10 . -77
〈 9〉 1 10
IDb
1.10
1 .10-8
8
L=50nm L=1µm
1.10
1 .10-9
9
− 10
1.10
10 1 .10 -10
10
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
0 0 0,1 0,2 0,3 0,4 0,5
Vgd 0,6 0,7 0,8 0,9 1
0.99
Tension de grille (V)
Figure 16 : Courant de drain en fonction de la tension de grille pour un transistor long (L=1µm) et
un transistor ultracourt (L=50nm) à faible (50mV) et forte (1V) polarisation de drain.
La figure 16 montre bien que pour un transistor court, la tension de seuil est plus faible à
forte qu’à faible polarisation de drain, donc si on se place à une valeur de Vg fixe, le DIBL
entraîne une hausse du courant.
I.4.6 : Perçage
Pour des tensions de drain élevées, les zones de déplétion de part et d’autre du canal
peuvent se toucher, dans ce cas Ws + Wd = Lg. Cette situation extrême porte le nom de perçage
(punchthrough en anglais). Les porteurs majoritaires de la source (les électrons dans le cas d’un
transistor MOS de type N) peuvent être injectés directement dans le canal entièrement déplété et
collectés par le drain.
Le phénomène est essentiellement lié à la hauteur de la barrière de potentiel entre la
source et le drain à travers le volume du substrat. Il est fortement dépendant de l'extension des
régions de déplétion sous le canal. Le punchthrough peut être minimisé par un dopage adéquat
36
du canal susceptible de favoriser l'augmentation de la barrière de potentiel source substrat, par

exemple par une implantation de canal rétrograde, ou en élaborant une technologie ground
plane [Skotnicki '96]. Le punchthrough est essentiellement un courant de diffusion qui prend la
forme générale suivante [Hsu '83, Skotnicki '88] :
 q (Φ b + Vb )    qV d 
I PT = I o exp   1 − exp−  (57)
 kT   kT 
où Φb est la barrière de potentiel interne source substrat, Io une constante caractéristique du
courant inverse de saturation de la jonction source substrat.
I.4.7 : Effets de porteurs chauds [Chung ’90]
Les porteurs acquièrent de l'énergie grâce au champ électrique et en dissipent une partie
au réseau cristallin par des collisions sur les phonons acoustiques et optiques. Lorsque le champ
électrique longitudinal augmente, les porteurs gagnent plus d'énergie qu'ils n'en dissipent. En
utilisant une distribution Maxwellienne, on peut dire que Tp > Tr , où T p est la température
correspondant aux porteurs et Tr la température thermique du réseau. Donc, sous l'action du
champ électrique longitudinal les porteurs peuvent devenir des porteurs "chauds".
Le champ électrique et ainsi les effets des porteurs chauds seraient plus grands avec
l'augmentation de potentiel entre drain et source et/ou avec la réduction du canal.
Une des conséquences principales des effets de porteurs chauds est la génération de paires
électron-trou (voir figure 17). Ce phénomène se produit lorsque les électrons ou les trous ont
une énergie suffisante pour ioniser par impact les atomes du réseau. Nous pouvons distinguer
deux stades d'ionisation par impact. L'ionisation primaire dont les porteurs du canal sont
responsables : les trous générés vont constituer le courant de substrat alors que les électrons
seront collectés par le drain (dans le cas d'un nMOSFET). Et l'ionisation secondaire pour
laquelle une partie des porteurs créés par ionisation primaire constitue la source de cette
ionisation secondaire. Un courant de grille en est issu.
Vg
Vs Vd
n+ n+
Vb < 0
Ig
e- e-
Io n isa tio n
h+ p rim aire
h+
Io n is atio n
Isu b se co n d a ire
Figure 17 : Diagramme illustrant les mécanismes d'ionisation par impact dans un MOSFET.
37
La compréhension des mécanismes d'ionisation par impact est nécessaire pour évaluer les
situations de dégradation maximale due aux porteurs chauds selon deux principaux critères : la
structure technologique et la polarisation de cette structure.
I.5 : Solutions technologiques

Afin de limiter les effets néfastes dus à la miniaturisation des dispositifs présentés
précédemment (voir § I.4), nombre d’ajouts technologiques sont aujourd’hui couramment
employés dans les technologies les plus avancées. Nous en présenterons trois qui aujourd’hui
sont standardisés.
I.5.1 : Siliciuration source et drain
Aux faibles longueurs de grille, la résistance source-drain influe sur le courant de drain
comme nous l’avons expliqué au paragraphe I.4.3. Afin d’enrayer la baisse du courant de drain
qui en résulte, on peut chercher à diminuer la valeur des résistances d’accès source et drain.
Pour cela, on siliciure les accès source et drain pour les métalliser et ainsi diminuer la valeur de
leur résistance carrée. Pour cela on peut utiliser plusieurs alliages à base de Silicium : parmi les
premiers utilisés il y eu le Siliciure de Titane (TiSi2), puis le Siliciure de Cobalt (CoSi2) alors
que les dernières générations de transistors s’orientent plutôt vers le Siliciure de Nickel (NiSi).
Figure 18 : Formation du TiSi2 dans un procédé CMOS afin de siliciurer les accès source et drain
[Skotnicki ’2000].
La figure 18 donne un exemple de siliciuration en utilisant du siliciure de Titane (TiSi2).
Elle procède en quatre étapes [Skotnicki’2000] :
• Pulvérisation du Titane.
• Recuit sous Azote (formation du TiSi2 par réaction avec le Silicium et de TiN aux
endroits dépourvus de Silicium).
38
• Retrait sélectif du TiN.

• Recuit final ayant pour objectif la réduction la réduction de la résistivité du TiSi2.
Un autre avantage majeur de la siliciuration est de pouvoir shunter les grilles duales N+P+
lorsque l’on utilise ce type de grille.
I.5.2 : Extensions LDD
Au paragraphe I.4.7 ont été présentés les effets de porteurs chauds. Rappelons qu’à forte
polarisation de drain, se forme une ionisation par impact primaire et secondaire qui crée des
défauts dans l’oxyde près du drain provoquant une baisse de la transconductance car ces défauts
dégradent la mobilité des porteurs. Ce phénomène entraîne un vieillissement prématuré du
transistor affectant donc sa fiabilité. Pour limiter ce phénomène, des extensions LDD (Lightly
Doped Drain) sont aujourd’hui couramment utilisées.
Figure 19 : Formation des extensions LDD dans un procédé CMOS [Skotnicki ’2000].
Les extensions LDD sont des extensions des zones source et drain sous la grille mais avec
un dopage plus faible. La figure 19 en montre les étapes technologiques.
Les extensions LDD permettent une réduction du champ électrique effectif maximal coté
drain. Comme les extensions LDD ont une résistivité assez importante, le champ latéral ne
chute pas à zéro au bord du LDD comme pour une jonction profonde HDD, mais se répartit tout
au long du LDD. Ainsi la différence de potentiel entre le point de pincement du canal et la
jonction [Skotnicki ’2000] est de V d − 0,5 E max L N − − Vd , sat , LN- étant défini sur la figure 19, au
lieu de V d − Vd , sat dans le cas d’une jonction profonde HDD. Le champ électrique maximal
s’écrit donc en fonction de celui sans extensions LDD comme suit :
 1 LN − 
E max, LDD ≈ E max 1 −  (58)
 2 λ 0 
39
ε Si
où λ 0 = t ox x j .
ε ox
Il en résulte que la diminution de l’énergie des porteurs est d’autant plus efficace que la
taille des extensions LDD (LN-) se rapproche de λ0.
Mais l’utilisation d’extensions LDD rajoute une composante aux résistances d’accès
source et drain. C’est pour cette raison que l’on trouve parfois la dénomination « extensions
MDD » pour Medium Doped Drain, ce sont des extensions LDD un peu plus dopées pour éviter
de trop augmenter la résistance série source-drain.
I.5.3 : Poches de surdopage
Le paragraphe I.4.4 a) a montré comment l’effet de partage de charge entraînait une

diminution de la tension de seuil avec la réduction de la longueur de grille. Pour palier la perte
de charge contrôlée par la grille, une idée serait d’implanter des zones plus fortement dopées
que le substrat, que l’on appelle poches, près de la source et du drain. En effet, lorsque l’on va
rapprocher la source et le drain le surplus de charge présents dans ces poches va compenser les
charges perdues pour la grille à cause des jonctions source-substrat et drain-substrat.
Vg
grille
grille Vd
L
xj
source drain
substrat ZCE
Charges des poches Charges contrôlées Charges contrôlées

de surdopage par la grille par les jonctions
Figure 20 : Effet des poches de surdopage sur le partage de charge.

La figure 20 reprend la figure 11, qui expliquait le partage de charge, en y rajoutant des
poches de surdopage. Sur cette figure, on s’aperçoit donc que les poches sont là pour compenser
les charges passées sous le contrôle des jonctions lorsqu’on a diminué la longueur de grille.
40
1,2
W = 10µm
tox = 2nm
1

0,8
0,6
0,4 Sans poches

Avec poches
0,2
0
0,01 0,1 1 10
Figure 21 : Exemple de l’effet des poches de surdopage sur la tension de seuil.

La figure 21 montre un exemple de comparaison de la variation de la tension de seuil avec
la longueur de grille dans le cas de dispositifs avec et sans poches. Ainsi, pour le transistors long
(L=10µm), il n’y pas de différence de valeur car le surplus de charge est négligeable devant la
charge totale de la zone désertée contrôlée par la grille. Si on diminue la longueur de grille, on
remarque une légère augmentation de la tension de seuil, celle-ci est due au surplus de charge
apporté par les poches qui entraîne une hausse de la charge désertée contrôlée par la grille donc
une hausse de la tension de seuil. On parle dans ce cas d’effet de canal court inverse ou RSCE
(Reverse Short Channel Effect) en anglais. Lorsque le partage se charge commence à se
manifester (ici à L≈0,25µm) les deux phénomènes entre en compétition ce qui maintient la
tension de seuil à peu près constante jusqu’au plus faible longueurs de grille. Le tout est de
choisir la bonne dose d’implantation des poches ainsi que leur énergie d’implantation (donc leur
profondeur) pour arriver à maintenir une tension de seuil identique quelque soit la longueur de
grille (cette valeur étant fixée pour les transistors long à la première implantation Vt). Pour
remarque ces poches peuvent rester localisées là où elles ont été implantées ou bien diffuser
vers l’oxyde et les jonctions source-drain (ce qui est souvent le cas des nMOS car on utilise du
Bore et cet élément diffuse facilement), nous parlons alors de « halos » de surdopage, mais le
terme « poches » est plus général et c’est celui le plus souvent utilisé dans ce mémoire.
I.5.4 : Synthèse.
Si on combine ces trois ajouts technologiques, nous pouvons alors garder une architecture
en Silicium massif classique garantissant de bonnes performances électriques jusqu’à des
longueurs de grille décananométriques.
41
Extensions Siliciuration
LDD
Grille des accès
Source Drain
Poches de
surdopage
Substrat
Figure 22 : Effet des poches de surdopage sur le partage de charge.
La figure 22 schématise un transistor MOS Silicium massif optimisé pour des longueurs
de grille inférieures à 100nm qui utilise les trois types d’ajouts présentés précédemment. Ce
n’est pas un hasard si nous avons présenté ces trois ajouts là car c’est notamment ce genre de
dispositifs qui ont été étudiés en terme de transport électrique au cours de cette thèse. Il existe
aussi d’autres façon de faire plus originales pour contrecarrer les effets de canaux courts, et
nous avons notamment étudié deux d’entre elles que nous présenterons à part au chapitre
suivant (voir § II.3 et § II.4).
I.6 : Méthode « Fonction Y » d’extraction de paramètres

Après avoir présenté les équations de base des transistors MOS et après avoir décri les
effets de canaux courts, il convient d’expliquer comment il est possible de remonter aux
différents paramètres que nous avons défini précédemment comme la tension de seuil ou bien
la mobilité à partir de mesures électriques, c’est ce que l’on appelle l’extraction de
paramètres. Elle se fait principalement à partir de mesures courant-tension pour les transistors
MOS. Et cela grâce à nombre de méthodes telles que « Shift&Ratio » [Taur’92], « Mc Larty »
[McLarty’95], « Hamer » [Hamer ’86] ou bien encore « Fonction Y » [Ghibaudo’88].
Dans ce mémoire sera présentée en détail la méthode «Fonction Y» que nous avons
utilisée préférentiellement au cours de cette thèse. Le challenge principal de notre étude a été
d’adapter cette méthode pour des transistors sub-0,1µm afin d’extraire correctement leurs
paramètres électriques. En effet, au départ rien ne laisse supposer que les méthodes
d’extraction conventionnelles imaginées pour des transistors longs ne soient plus valables
pour des transistors ultracourts. Néanmoins on peut intuitivement douter de l’exactitude et de
la pertinence des résultats obtenus lorsque les dimensions des transistors sont si agressivement
réduites. De plus, il n’est pas invraisemblable de penser que les ajouts technologiques utilisés
pour garder de bonnes performances en courant à de si petites dimensions tels que les poches
de surdopage ou bien les extensions LDD aient des répercutions inattendues sur certains
paramètres électriques critiques tels que la mobilité. Tout cela sera discuté au chapitre suivant,
pour l’instant présentons la méthode « Fonction Y » classique en commençant par un état de
l’art dans ce domaine.
42
I.6.1 État de l’art
L’extraction de paramètres électriques se fait principalement à base de mesure du

courant de drain en fonction de la tension de grille en régime ohmique (Vd<<Vd,sat). Dans ce
cas, le courant de drain s’écrit (voir relation (18)) en forte inversion (Vg>>Vt) :
W V g − Vt
I d = µ0 C ox Vd
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
2 (59)
L
W
Avec θ 1 = θ 1, 0 + µ0 C ox R sd (60)
L
A partir de cette expression plusieurs méthodes existent pour remonter aux paramètres
électriques tels que Vt, µ0, θ1, θ2 …etc
I.6.1 a) : Méthode Shift&Ratio
La méthode Shift&Ratio [Taur ’92] se base sur le calcul de la résistance totale R du

transistor MOS. Cette résistance est composée des résistances d’accès de source (Rs) et de
drain (Rd) et de la résistance du canal.
Vg
Rs Rd
Id
V’d Vd
Figure 23 : Schéma d’un MOSFET avec ses résistances d’accès.

A partir d’un schéma simple de la résistance totale d’un MOSFET (voir figure 23), on
obtient :
L (1 + θ 1, 0 (V g − Vt ) + θ 2 (V g − Vt ) )
2
V
R = d = R sd + Rc = R sd + (61)
Id W µ0 C ox (V g − Vt )
Vd'
avec R sd = R s + Rd la résistance série source-drain et Rc = la résistance du canal
Id
d’inversion.
L’équation (60) peut alors se réécrire sous la forme :
R (V g ) = R sd + Lf (V g −V t ) (62)
avec f(Vg-Vt) une fonction dépendant uniquement de la différence entre la tension de grille et
la tension de seuil.
43
En dérivant l’équation (61) par rapport à la tension de grille et en considérant que la

résistance série source-drain Rsd ne dépend pas de la tension de grille, nous obtenons :
dR df (V g − Vt )
S (V g ) = =L (63)
dV g dV g
La figure 24 donne un exemple de courbes obtenues pour le courant de drain, la
résistance totale et sa dérivée par rapport à la tension de grille en fonction de la tension de
grille pour une batterie de transistor à grille et source commune de même largeur de grille
égale à 10µm.
1.10
−4
1 .10-3
3
1.10
1 .1010
10
10
1.34 ×10 10
L : 10µm à 50nm
1.10
1 .10-4
4 1.10
1 .109
9
L : 10µm à 50nm
R : Résistance totale (Ω)

L=50nm
1.10
1 .10-5
1.10
1 .108
8
1.10
1 .107
7
1.10
1 .10
-66
L=10µm 1.10
1 .106
6
1.10
1 .10-7
7
ID0a R 1.10
1 .105
5
1.10
1 .10-8
8 L=10µm
1.10
1 .104
4
1.10
1 .10-9
9
1.10
1 .103
3
1.10
1 .10 -10
10 L=50nm
1.10100
2
1.10
1 .10
-11
11
1.10110
− 12
6.224 ×101.10
1 .10 -12
12
0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
1.10
1 01
0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
-0,2
− 0.2
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4 1,6
1.48
-0,2
− 0.2
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4 1,6
1.48
Tension de grille (V) Tension de grille (V)

1.10
1 .1010
10
S : Dérivée de la résistance totale (A-1)
10
10
1.10
1 .109
9
L : 10µm à 50nm
1.10
1 .10 88
1.10
1 .107
7
1.10
1 .106
6
1.10
−S 1 .105
5
L=10µm
1.10
1 .104
4
1.10
1 .103
3
L=50nm
1.102100
1.10110
1.10
1 01
0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
-0,2
− 0.2
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4 1,6
1.48

Figure 24 : Exemple de courant de drain (a), de résistance totale (b) et de sa dérivée (c) en fonction de la
tension de grille pour des nMOSFETs à Vd=10mV de longueur de grille variable.
A partir des courbes S(Vg) sont déduites la tension de seuil et la longueur de grille
effective. Pour cela, est défini le rapport r entre la fonction S d’un transistor long servant de
référence et la fonction S d’un transistor court décalée, d’où le terme « Shift », d’une valeur δ
en tension de grille :
S long (V g )
rL (V g ) = (64)
S L (V g − δ )
Le but est de trouver la valeur de δ pour laquelle ce rapport r est constant sur toute la
plage de tension de grille choisie qui se situe généralement en forte inversion. Pour cela on
définit une variance pour ce rapport r à partir de sa valeur moyenne <r> prise sur la plage de
tension de grille choisie :
< σ r2 >=< r 2 > − < r > 2 (65)
44
Puis on calcule cette variance en fonction de δ. Alors la valeur de δ pour laquelle cette
fonction est minimale sera la valeur exacte du décalage entre la tension de seuil du transistor
long et celle du transistor court. Ainsi, il suffit d’extraire préalablement la tension de seuil du
transistor long pris comme référence, puis d’appliquer cette méthode pour chaque transistor
de longueur de grille plus courte afin d’obtenir la tension de seuil de chaque transistors.
Pour ce qui est de la longueur effective, elle sera égale au quotient de la longueur de
grille du transistor long avec la valeur moyenne du rapport r, d’où le terme « Ratio », prise
pour la valeur de δ minimisant sa variance.
Vt = Vt ( Llong ) − δ (min(< σ r2 >) (66)
Llong
Leff =
S long (V g ) (67)
< >
S L (V g − δ (min(< σ r >))
2
Les autres paramètres sont extraits par d’autres méthodes, cette méthode est centrée sur
l’extraction de la longueur de grille effective.
Plusieurs limitations existent pour cette méthode. En premier lieu, la dépendance de
cette méthode à la plage de tension de grille choisie. En effet, la façon générale est de choisir
les valeurs de Vg en forte inversion car si on incluait la faible inversion dans le calcul de la
variance du rapport r nous serions sensibles à la variation de la pente sous le seuil entre le
transistor court et le transistor long de référence. Mais même en restant uniquement en forte
inversion, le calcul de la variance du rapport r est très sensible. Donc, selon la tension de
grille de départ, les résultats peuvent varier significativement ce qui conduit à ce que
l’extraction de la tension de seuil soit sensible à la fenêtre de tension de grille choisie pour le
calcul.
De plus, l’extraction de la longueur de grille présuppose que la valeur moyenne du
quotient r est égale au rapport des longueurs effectives des transistors. Or ceci est valable si et
seulement si la mobilité à bas champ µ0 est la même quelque soit la longueur de grille du
transistor. Or, cette hypothèse peut être mise à mal pour certains types de transistors
notamment les transistors sub-0.1µm (voir Chapitre II).
Au final, la méthode Shift&Ratio est une méthode peu sensible au bruit, car elle ne fait
intervenir qu’une dérivée, et qui permet d’extraire efficacement la tension de seuil et la
longueur de grille effective, mais présentant néanmoins quelques limitations.
I.6.1 b) : Méthode McLarty
La méthode McLarty [McLarty ‘95] se base sur deux dérivées successives de l’inverse
du courant de drain par rapport à la tension de grille afin d’extraire précisément les deux
facteurs d’atténuation de mobilité ainsi que la tension de seuil et la mobilité à bas champ. En
partant de l’équation (59), nous obtenons alors :
∂  1  1  −1 

  = + θ (68)
∂V g  I d  A  (V g − Vt ) 2 
2

et
∂2  1  1 2
2 
  = (69)
∂V g  I d  A (V g − Vt )
3
Avec A = C oxVd µ0 W L .
45
En prenant l’inverse de la racine cubique de l’équation (69), que nous appellerons

fonction Mc par la suite, nous obtenons :
1
− 1
 ∂ 2  1  3  2  −3
Mc(V g ) =     =   (V g − Vt ) (70)
 ∂V 2  I d    A 
 g 
Ainsi, en traçant l’inverse de la racine cubique de la dérivée seconde de l’inverse du
courant de drain par rapport à la tension de grille en fonction de la tension de grille, on obtient
une droite en forte inversion dont la pente nous donne le facteur A, dont on déduit la mobilité
à bas champ, et dont l’intersection avec l’axe des abscisses nous donne la tension de seuil
(voir figure 25).
3.10
0.028
-2
0.03
1
− 1
 2 1  3 −
d    3
 Id   
2,5.100.025
-2
Mc(Vg ) =   =
2
 (V g − Vt )
W µ C V
2
 dVg  
 
Fonction Mc (A1/3V2/3)
   L
0 ox d

2.100.02
-2  Vd 
pour •Vd <<Vd,sat
•Vg>>Vt
1,5.10〈 4〉 -2
diff2 0.015 SMc µ0
1.100.01
-2
5.100.005
-3
Vt
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
00 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4
1.25

Figure 25 : Schéma d’illustration de la fonction Mc en fonction de la tension de grille.
Pour extraire ensuite le second facteur d’atténuation de mobilité il faut tracer la dérivée
de l’inverse du courant de drain par rapport à la tension de grille en fonction de l’inverse de la
différence entre la tension de grille et la tension de seuil (extraite précédemment) au carré
(voir figure 26).
3.10
2 .10-2
200000
5
1  
d  
Id 2 1 
− =  −θ2 
 (Vg − Vt )
2,5.10-2  
W µ C V
2
dVg 
 0 ox d 
 L 
5
1.5 .10
- (d(1/Id)/dVg (A-1V-1)
Vd
2.10-2
pour •Vd <<Vd,sat
1,5.10
( − diff)
〈 4〉 1 .10-2
5
•Vg>>Vt
1.10-2
5 .10
4
θ2 S µ0
5.10-3
00 0
0 2 4 6 8 10 12 14 16 18 20
0
0 2 4 6 8 10
xx
12 14 16 18 20
20
1/(Vg-Vt)2 (V-2)
Figure 26 : Schéma d’illustration de l’extraction du second facteur d’atténuation de mobilité.
En ayant extrait le second facteur d’atténuation de mobilité θ2, ainsi que la tension de
seuil et la mobilité à bas champ, il est simple d’en déduire le premier facteur d’atténuation de
mobilité θ1 en utilisant l’équation (59) :
46
1  W V g − Vt  
θ1 =  µ0 C oxVd  − 1 − θ 2 (V g − Vt ) 2  (71)
V g − Vt L I d  
Il est à souligner que la mobilité à bas champ est préférentiellement extraite à partir de
la première dérivée de l’inverse du courant de drain car celle-ci est moins bruitée que sa
dérivée seconde.
Pour ce qui est des longueurs et largeurs effectives, il suffit d’utiliser plusieurs
transistors de géométrie variables et de tracer le paramètre A en fonction de la longueur et de
la largeur de grille, les valeurs en zéro nous donne la différence entre les longueurs et largeurs
dessinées et les longueurs et largeurs effectives. Néanmoins, cette méthode présuppose une
invariance de la mobilité à bas champ avec la réduction des dimensions.
L’avantage principal de cette méthode est qu’en utilisant les dérivées de l’inverse du
courant de drain, on supprime l’influence de la résistance série source – drain Rsd ; en effet les
équations (68) et (69) ne dépendent pas du premier facteur d’atténuation de mobilité θ1 qui
W
contient la résistance série source-drain : θ 1 = θ 1, 0 + µ0 C ox R sd . Ceci est un avantage certain
L
surtout pour les transistors ultra courts où, comme le montre l’équation précédente, la
résistance série va influencer plus fortement la mobilité effective via le premier facteur
d’atténuation de mobilité.
Le principal défaut de cette méthode est le bruit induit par une dérivée seconde sur
l’inverse du courant de drain. En effet la fonction Mc(Vg) est en général très bruitée et seul un
lissage artificiel permet d’extraire des valeurs correctes de tension de seuil. De plus,
l’extraction du second facteur de mobilité va dépendre fortement des valeurs extraites de
tension de seuil, ce qui introduit une incertitude supplémentaire. De même, par effet domino,
le calcul du premier facteur d’atténuation de mobilité, qui lui dépend des valeurs de Vt, µ0 et
θ2 extraites précédemment, va comporter une incertitude encore plus importante.
Au final, « Mc Larty » est une méthode efficace pour extraire les paramètres électriques
notamment pour les transistors ultracourts mais elle peut induire une assez grande incertitude
sur leurs valeurs extraites.
I.6.1 b): Méthode Hamer
La méthode Hamer [Hamer’86] se base aussi sur l’équation (59) et n’est en fait qu’un
ajustement mathématique des courbes Id-Vg en régime ohmique expérimentales via quatre
paramètres : Vt, µ0, θ1 et θ2 directement à partir de cette expression du courant de drain. En
fait, il suffit de programmer une fonction d’erreur entre l’équation (59) avec 4 variables libres
(Vt, µ0, θ1 et θ2) et les valeurs mesurées du courant de drain, puis de faire tourner une
procédure de minimisation de cette fonction erreur qui ajuste automatiquement les 4 variables
à notre disposition (Vt, µ0, θ1 et θ2), par exemple en utilisant un algorithme de régression non-
linéaire de type Levenberg-Marquardt.
Néanmoins, il faut avoir une fenêtre de calcul en forte inversion, en règle générale la
tension de grille minimale est prise au maximum de la transconductance à laquelle on ajoute
100mV pour se retrouver au-delà du point d’inflexion de la transconductance dans sa partie
convexe en forte inversion (voir figure 27) :
47
1,8.10
1.8 .10 -4
4
1,2.10-4
Courant de drain, Transconductance (A)(S)
−4 −4
1.697 ×10 1.2 ⋅10
W V g − Vt
Id = µ0 C ox Vd
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
1,6.10
1.6 .10 -4
4
Zone d’ajustement 2
L
1,4.10
1.4 .10 -4
4 1,1.10
1.1 .10-4
4

ajustement
1,2.10
1.2 .10 -4
4
mesure
1.10
1 .10-4
4
paramètres
Id10
〈 2〉 1.10
1 .10 -4
4
y
〈 2〉
d’ajustement
gmd10      →
8.10-55
8 .10 F ( x , A , B , C , D)
9.10 -55
9 .10
6.10
6 .10 -5
5
données paramètres
4.10
4 .10 -5
5
W = 10 µm µ0 = 176 cm2 V-1 s-1
L = 50 nm Hammer Vt = 0,402 V
8.10
8 .10-5
5
2.10
2 .10 -5
5 tox =2,2 nm θ1 = 1,99 V-1
Vd = 10mV θ2 = 0,13 V-2
00 0
−5
0
0
0 0.2
0,2
0.4
0,4
0.6
0,6 Vg
0.8
0,8 1
1 1.2
1,2
1.4
1,4
1.3
7.10
7.232 ×10 7 .10-5
5
0.7 0.8 0.9 1 1.1 1.2
0.7
0,7 0,8 0,9 x
1 1,1 1,2 1,3
1.3
Figure 27 : Illustration de la méthode Hamer pour un nMOSFET ultracourt (L=50nm).
La figure 27 illustre la méthode pour un transistor ultracourt. Les valeurs obtenues
semblent raisonnables compte tenu des informations technologiques en notre possession sur
ce type de transistor.
L’avantage majeur de cette méthode est son extrême simplicité à être programmée. Le
point crucial est d’avoir suffisamment de points dans la fenêtre de mesure et bien sûr d’avoir
une procédure de minimisation efficace. C’est notamment pourquoi cette méthode est utilisée
préférentiellement pour des tests systématiques notamment en milieu industriel.
Par contre, elle a plusieurs inconvénients majeurs. Le premier est quelle dépend de la
fenêtre de mesure que l’on choisit. Ainsi, si on a plusieurs transistors dont on sait par avance
qu’ils auront des tensions de seuil décalées (effet de canaux courts ou étroits), il faut adapter
le départ de la mesure par rapport à la courbe de transconductance de chaque transistor ; ceci
se fait en rajoutant une procédure automatique. Mais même avec cette procédure, nous serons
dépendant du décalage choisi à la valeur de tension de grille pour laquelle la transconductance
est maximale. En effet, pourquoi prendre 100mV plutôt que 50mV ou 200mV ? Cela reste
arbitraire et selon notre choix, l’ajustement automatique donnera des valeurs différentes pour
les quatre paramètres à ajuster.
Mais le défaut le plus rédhibitoire de cette méthode est sa forte dépendance aux valeurs
initiales des paramètres ajustables que l’on injecte dans la procédure de minimisation, comme
indiqué dans le tableau de la figure 28 :
Choix A Choix B Choix C
paramètres initiaux finaux initiaux finaux initiaux finaux
µ0 (cm2 V-1 s-1) 175 176.338 200 201.824 240 233.997
V t (V) 0.4 0.402 0.4 0.432 0.5 0.474
θ1 (V-1) 2 1.995 2.5 2.466 2.8 2.938
θ2 (V-2) 0.1 0.128 0.1 0.088 0.5 0.194
48
1,2.10
−4
1.2 ⋅10
-4
Choix A
1,1.10
1.1 .10-4
4
Choix B
Choix C

mesure
1.10
1 .10-4
4
y
    →
F ( x , A , B , C , D)
9.10 -55
9 .10
W = 10 µm
L = 50 nm
tox =2,2 nm
8.10
8 .10-5
5
Vd = 10mV
−5
7.10
7.188 ×10
7.232 7 .10-5
5
0.7 0.8 0.9 1 1.1 1.2
0.7
0,7 0,8 0,9 1
x
1,1 1,2 1,3
1.3

Figure 28 : Illustration de la dépendance aux paramètres initiaux de la méthode Hamer pour un
nMOSFET ultracourt.
La figure 28 illustre ce défaut de la méthode Hamer. En effet, selon les valeurs initiales
choisies, les valeurs ajustées finales vont être différentes bien que l’ajustement semble
identique dans les trois situations. Ceci s’explique par la présence de minima locaux lorsqu’on
minimise la fonction erreur. Ainsi, s’il l’on ne connaît pas par avance les valeurs quasi-
exactes des paramètres, comment choisir ses paramètres initiaux ? Et quelle solution sera la
plus juste ?
Au final, la méthode Hamer s’avère simple à mettre en place mais souffre de sa
dépendance aux paramètres initiaux que l’on choisit et à la fenêtre de mesure adoptée.
I.6.2 Méthode « Fonction Y »
Afin d’illustrer la méthode d’extraction de paramètres appelée « Fonction Y »

[Ghibaudo’88] seront montrés les résultats concernant une batterie à source et grille commune
de transistors MOS à canal n. Les géométries sont les suivantes :
• Epaisseur d’oxyde : 2.2 nm d’oxyde de Silicium SiO2
• Largeur de grille : 10µm
• Longueur de grille : 1µm ; 0,5µm ; 0,25µm ; 0,175µm ; 0,15µm ; 100nm ; 75
nm ; 60 nm ; 55nm et 50nm
Il est à noter que ces transistors sont « classiques » c’est-à-dire sans ajouts de poches de
surdopage ni de LDD et l’oxyde de grille, bien que fin, a une épaisseur suffisante pour que le
courant de grille ne perturbe pas le courant de drain.
I.6.2 a) : Définition de la fonction Y
Pour commencer l’extraction de paramètres il est définit comme suit une fonction Y :
I W
Y (V g ) = d = µ0 C oxVd ⋅ (V g − Vt ) (72)
gm L
en se plaçant en régime ohmique et en prenant :
49
W W (V g − V t )V d
Id = µ eff Q i V d = C ox µ 0 (73)
L L 1 + θ 1 (V g − V t )
∂I d W Vd
gm = = C ox µ0
∂V g
Vd
L (1 + θ1 (V g − Vt ))2 (74)
En regardant l’équation (72) apparaît l’avantage majeur de la méthode « Fonction Y »

qui est l’indépendance de la fonction Y vis-à-vis de la résistance série source-drain Rsd. En
effet, le premier facteur d’atténuation de mobilité θ1, contenant la résistance Rsd, est absent
dans la formule de la fonction Y. Ceci s’avère crucial pour les transistors de dernières
générations, c'est-à-dire de longueur de grille inférieure à 100nm, car pour ceux-ci la
résistance Rsd perturbe fortement le courant de drain. De plus, cette méthode n’utilise qu’une
seule dérivation du courant de drain ce qui limite le bruit induit.
La figure 29 donne le résultat de ce calcul pour les transistors de démonstration ainsi
que les courbes sources du calcul de la fonction Y. La tension de drain utilisée est de 10 mV
pour être en régime ohmique.
4 4
1.2 .10 -4 2 .10 -4
1.122 ×10
1,2.10
−4
1.774 ×10
2.10
−4
4
L=50nm
1 .10 -4
1.10
1,5.10
1.5 .10 -4
Transconductance (A)
L=50nm
8.10
8 .10 -5
5
5
Id10 6.10
6 .10 -5
1.10-44
gmd10 1 .10
4.10
4 .10 -5
5
5.10
5 .10
-5
5
2.10
2 .10 -5
5
L=1µm
− 15 L=1µm
1×10
0 0
0
0
0.2
0,2
0.4
0,4 0,6
0.6
0,8
0.8 1
1
1.2
1,2
1.4
1,4 00 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0 Vg 1.3
0
0 0,2 0,4 0,6 Vg
0,8 1 1,2 1,4
1.3
Tension de grille (V) Tension de grille (V)

2.10-2
0.02
1,5.100.015
-2
Fonction Y (A1/2V1/2)
L=50nm
1.10 -2
Y10 0.01
5.100.005
-3
L=1µm
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4
1.275

Figure 29 : Courant de drain (a), transconductance (b) et fonction Y (c) en fonction de la tension de grille
pour les transistors de démonstration.
I.6.2 b) : Tension de seuil
50
Ainsi en forte inversion (Vg > Vt) la fonction Y(Vg) varie linéairement avec Vg ce qui
permet d’obtenir aisément la tension de seuil Vt en extrapolant la valeur à zéro de la partie linéaire
de la courbe Y(Vg) comme le montre la figure ci-dessous :
1,6.10
0.015
-2
0.016
µ0CoxVd (Vg − Vt )
Id W
1,4.10 -2
0.014
Y (Vg ) = =
dI d L
1,2.10 -2
Fonction Y (A1/2V1/2) 0.012
dVg pour •Vd <<Vd,sat
Vd
1.100.01
-2 •Vg>>Vt
8.10
〈 2〉 -3
Y10 0.008 SY µ0
6.10 -3
0.006
4.10 -3
0.004
2.10 -3
0.002
Vt
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0
0
0,2 0,4 0,6 Vg
0,8 1 1,2 1,4
1.275

Figure 30 : Figure d’illustration de la fonction Y en fonction de la tension de grille.
Ce qui donne pour nos dispositifs de démonstration la variation suivante pour la tension
de seuil :
0,80.8
0.708
0,70.7
0,60.6
0,50.5
0,40.4
Vt10
0,30.3
0,20.2
0,10.1
00 0
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
00 0,1 0,2 0,3 0,4 0,5 L 0,6 0,7 0,8 0,9 1 1,1
1.1
Figure 31 : Tension de seuil en fonction de la longueur de grille pour les transistors de démonstration.
Sans s’étendre sur le résultat obtenu, l’effet de canal court classique faisant chuter la
tension de seuil au fur et à mesure que la longueur de grille diminue apparaît clairement ici
(voir figure 31).
A partir de là, la méthode classique est de tirer la mobilité à partir de la pente de la
partie linéaire de la fonction Y(Vg ) notée par la suite Sy.
S Y2 L
µ0 = (75)
C oxVd W
Puis en calculant la fonction X(Vg)=1/(gm1/2) on obtient la valeur du coefficient
d’atténuation de mobilité θ1 en multipliant les pentes des deux fonctions X et Y en forte
inversion. :
51
1 L
X (VG ) = =( )1 / 2 (1 + θ 1 (VG − Vt )) (76)
gm Wµ0 C oxVd
θ1 = S x .S y
A partir de θ1, on peut remonter à la résistance série source-drain Rsd et à l’écart ∆L entre
la longueur de grille technologique (L) et la longueur de grille effective (Leff) :
W
θ1 = θ1,0 + µ0 C ox RSD (77)
L
Pour cela on reporte les valeurs de θ1 pour différents L à même W en fonction de Gm
définit par Gm = SY2/Vd = (W/L)µ0Cox ; la pente nous donne RSD et l'ordonné à l'origine θ1,0 . Pour
∆L on extrapole la valeur de L pour laquelle l'inverse de Gm(L) s'annule on obtient ainsi la valeur
de ∆L :
1 L − ∆L
= (78)
G m Wµ 0 C ox
Mais l’extraction de paramètres faite au cours de cette étude est plus subtile que cette
méthode classique. En effet pour des transistors à canaux courts intervient souvent un second
coefficient d’atténuation de la mobilité θ2 définit comme suit :
µ0
µ eff =
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
2 (79)
Une première méthode (faire le parallèle avec la méthode McLarty) est de dériver deux
fois le courant de drain par rapport à la tension de grille. Mais cette méthode est très sensible au
bruit, or nos caractéristiques Id(Vg) sont assez bruitées pour les transistors à canaux courts.
Une autre façon de faire est d’utiliser une itération de la fonction Y(Vg) en calculant un
Ynew(Vg) (voir § I.6.2 f)) qui élimine les effets du second facteur d’atténuation de mobilité θ2 .
Puis on refait l’extraction complète avec cette nouvelle fonction Ynew(Vg) [Mourrain’2000].
I.6.2 c) : Facteurs d’atténuation de mobilité et résistance série source-drain
Tout d’abord, après avoir extrait les tensions de seuil on calcule une fonction θeff :
S2 1
θ eff = y − (80)
I d V g − Vt
On trace θeff en fonction de Vg à Vg>>Vt . Dans ce cas, θeff varie linéairement avec Vg :
( ) ( )
θ eff V g >> Vt = θ 2 ⋅ V g − Vt + θ 1 (81)
Il est alors aisé d’en sortir les valeurs de θ1 (ordonnée à l’origine Vg=Vt) et de θ2
(pente).
52
44 4
L=50nm
3 3
Têta effectif (V-2)

2
θeff10 2
1 1
L=1µm
00 0
0.7 0.8 0.9 1 1.1 1.2 1.3
0,7
0.7
0,8 0,9 1Vg 1,1 1,2 1,3
1.3

Figure 32 : Têta effectif en fonction de la tension de grille en forte inversion pour les transistors de
démonstration.
D’où :
L(µm) θ1 (V-1) θ2 (V-2)
0,05 3,61 0,04
0,055 3,39 0,03
0,06 3,00 0,06
0,075 2,18 0,08
0,1 1,60 0,05
0,15 1,05 0,40
0,175 0,74 0,19
0,25 0,53 0,18
0,5 0,47 0,14
1 0,29 0,11
Tableau 3 : Valeurs de Θ1 et Θ2 pour une batterie de transistors à source et grille commune de largeur de
grille W=10µm à une polarisation de drain Vd=10mV.
On remarque que l’on trouve une valeur faible pour θ2 (voir tableau 3), indiquant que
l’interface Si/SiO2 est de bonne qualité pour ces transistors (faible rugosité de surface).
3.608 4 4
θ1 = θ1,0 + Rsd ⋅ Gm
3 3
Têta 1 (V-1)
θ1a 2 2 RSD
1 1
RSD = 69Ω
θ1,0 θ1,0 = 0,04V-1
00 0
0 0.01 0.02 0.03 0.04 0.05 0.06
00 0,01 0,02 0,03
Gm10 0,04 0,05 0,06
0.06
Paramètre de transconductance (V)

Figure 33 : Variation de Θ1 en fonction du paramètre de transconductance pour les transistors de
démonstration et valeurs extraites de RSD et θ1,0.
53
S y2
Ensuite, à partir de θ1 on tire Rsd et θ1,0 en traçant θ1 en fonction de Gm = (voir
Vd
figure 33). On trouve une valeur standard pour la résistance série source-drain de 690 Ω.µm.
I.6.2 d) : Longueur de grille effective
Puis en traçant l’inverse de Gm en fonction de la longueur de grille on déduit la valeur

de ∆L comme l’extrapolation de la valeur de L pour laquelle 1/Gm s’annule.
120 120
1/(Paramètre de transconductance) (V-1)
120
100
100
80 80
60 60
Um10
40 40
∆L = +21nm
20 20 ∆L
00 0
0 0.05 0.1 0.15 0.2 0.25
00.05 50 100 150
L 200 250 300
0.3
Longueur de grille (nm)

Figure 34 : Variation de l’inverse de la transconductance en fonction de la longueur de grille pour les
transistors de démonstration et valeur extraite de ∆L.
Pour cette méthode d’extraction de la longueur effective est considéré un écart
constant à la longueur du masque (voir figure 34), or il se peut que cet écart ne soit pas
constant. Alors, une autre façon de calculer la longueur effective [Cretu ‘2001] se base sur la
variation des différents Y en fonction du Y correspondant à la longueur de grille maximale
(on considère le transistor à L=1µm comme long, donc avec Leff = L), ceci est analogue à la
méthode « Shift&Ratio » mais sans avoir besoin de faire un « Shift » c'est-à-dire un décalage
(voir § I.6.1 a)). Le carré de la pente de chaque droite multipliée par la valeur maximale de la
longueur de grille donne la longueur effective pour chaque longueur de grille donnée. On peut
comparer cette valeur Leff avec Leff = L + ∆L , ∆L étant calculée avec la première méthode.
2.10
0.02
-2
1,5.100.015
-2
L=50nm
1.10
Y10 -2
0.01
5.100.005
-3
L=1µm
0 0 0
0 0.001 0.002 0.003 0.004
0
0 1.10-3 2.10
Y10
-3
〈 9〉 3.10-3 4.10− -3
3
3.514 ×10
Fonction Y(L=1µm) (A1/2V1/2)

Figure 35 : Variation de la fonction Y en fonction de la fonction Y pour la plus grande longueur de grille
(ici L=1µm) pour les transistors de démonstration.
54
On obtient ainsi :
L(µm) Leff(µm) L+∆L(µm)
0,05 0,046 0,071
0,055 0,058 0,076
0,06 0,068 0,081
0,075 0,089 0,096
0,1 0,118 0,121
0,15 0,189 0,171
0,175 0,233 0,196
0,25 0,3 0,271
0,5 0,503 0,521
1 1 1,021
Tableau 4 : Valeurs de la longueur effective par les deux méthodes pour les transistors de démonstration.
La seconde méthode à l’air plus juste (voir tableau 4), surtout pour les transistors de
petite longueur de grille car les grilles de ces transistors ont été lithographiée par e-beam ce
qui garantit normalement une longueur effective très proche de la longueur de grille dessinée.
Toutefois, à l’instar de la méthode précédente, l’hypothèse d’invariance de la mobilité à bas
champ doit être nécessairement posée pour cette méthode, la validité de la longueur effective
ainsi extraite dépend de l’exactitude de cette hypothèse.
I.6.2 e) : Mobilité à bas champ
Enfin on calcule la mobilité à bas champ, pour chaque longueur de grille, d’après la
formule :
L + ∆L
µ 0 = Gm ⋅
W ⋅ C ox
L(µm) µ0 (cm2 V-1 s-1)
0,05 295,66
0,055 295,65
0,06 295,62
0,075 295,48
0,1 295,40
0,15 295,38
0,175 295,39
0,25 295,45
0,5 295,54
1 295,60
Tableau 5. : Valeurs de la mobilité à bas champ pour les transistors de démonstration.
On peut aussi calculer une mobilité moyenne µ0slope = 295.5 cm2 V-1s-1. Cette valeur
est raisonnable compte tenu du dopage substrat de ces transistors ( Na = 1,5 ⋅ 1018 at.cm −3 ).
Remarque : La relative constance des valeurs trouvée pour la mobilité à bas champ par
rapport à la diminution de la longueur de grille est artificielle. En effet, la méthode
d’extraction de la longueur effective présentée ci-dessus n’est valable si et seulement si la
mobilité à bas champ est constante. Dans ce cas la formule utilisée est juste et la méthode est
valide, ce qui est le cas dans les transistors sans ajouts technologiques. Mais si pour une
raison ou pour une autre la mobilité à bas champ varie avec la longueur de grille, par exemple
diminue progressivement, cette méthode donnera une mauvaise évaluation, dans ce cas une
surévaluation, de la longueur effective car elle tend à imposer des valeurs de longueur
effective rendant la mobilité à bas champ constante. Ce problème vient de la dépendance de la
55
fonction Y au rapport µ0/Leff car pour étudier la variation de Leff il faut bien présupposer que
µ0 est constante. Dans la suite de ce mémoire, pour certains dispositifs étudiés, il sera
nécessaire de violer l’hypothèse de constance de la mobilité à bas champ avec la longueur de
grille. Il faudra alors trouver un moyen de calculer séparément la longueur de grille effective
et la mobilité. Ce sera l’objet du chapitre III. Pour l’instant, poursuivons la présentation de la
méthode Y dans le cas où la mobilité à bas champ est considérée comme constante.
I.6.2 f) : Itération de la fonction Y
Maintenant on crée la fonction Ynew en utilisant les valeurs de θ2 extraites afin de la

linéariser :
Y new= Y 1 − θ 2 (V g − Vt )
2
(82)
On peut comparer les deux fonctions Y :
0.013
1,2.100.012
-2
avant itération
L=75nm
1.100.01
-2 après itération
Y10i ,6
8.10
Ynew10i ,6
-3
0.008
Y10i ,9
Ynew10i ,9 -3
6.10 0.006 L=175nm
Y10i ,3
Ynew10i ,3
4.100.004
-3
2.100.002
-3
L=1µm
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0
0
0,2 0,4 0,6 Vgi
0,8 1 1,2 1,4
1.275

Figure 36 : Variation de la fonction Y en fonction de la tension de grille avant et après itération pour trois
des transistors de démonstration.
La figure illustre bien que l’influence de θ2 est minime ce qui est conforme au vu des
faibles valeurs de θ2 extraites (voir tableau 3). Néanmoins, il convient de faire cette itération
systématiquement même si la correction n’est que de quelques pourcents.
Ensuite il suffit de refaire les mêmes manipulations mais avec Ynew au lieu de Y. On
peut comparer alors les résultats sur quelques paramètres :
L(µm) Vt(V) θ1 (V-1)
avant après avant après
0,05 0,488 0,518 3,608 4,023
0,055 0,528 0,545 3,391 3,704
0,06 0,564 0,582 2,998 3,295
0,075 0,624 0,636 2,181 2,381
0,1 0,685 0,695 1,603 1,778
0,15 0,702 0,708 1,047 1,036
0,175 0,708 0,716 0,735 0,817
0,25 0,703 0,711 0,526 0,603
0,5 0,681 0,69 0,471 0,541
1 0,657 0,664 0,286 0,333
Tableau 6 : Valeurs de la tension de seuil et du premier facteur d’atténuation de mobilité avant et après
itération pour les transistors de démonstration.
56
L’écart sur la tension de seuil et sur le premier facteur d’atténuation de mobilité est
faible (voir tableau 6) lorsqu’on tient compte de l’influence de θ2 mais autant utiliser les
valeurs corrigées. On peut ajouter que la différence apparue sur le premier facteur
d’atténuation de mobilité entraîne une légère variation sur la valeur extraite de la résistance
série source-drain : 710 Ω.µm au lieu de 690 Ω.µm.
I.6.2 g) : Comparaison modèle d’extraction - mesures
Une fois l’extraction terminée, une vérification s’impose en calculant, par exemple, un
courant de drain théorique en fonction de la tension de grille en régime ohmique, utilisant les
paramètres extraits, et en le comparant aux valeurs expérimentales. Pour cela on utilise la
formule suivante (valable en forte inversion) :
W (V g − Vt ) ⋅ Vd
Id = ⋅ µ0 ⋅ C ox ⋅
1 + θ 1 ⋅ (V g − Vt ) + θ 2 ⋅ (V g − Vt )
2 (83)
Leff
W
Avec θ 1 = θ 1,0 +
⋅ µ0 ⋅ C ox ⋅ Rsd (84)
Leff
L’extraction de paramètres a permis de déduire les valeurs de Leff , Vt , µ0, θ1,0 , Rsd et
θ2 pour chaque transistor utilisé, ceci nous permet alors de calculer un courant de drain
théorique en forte inversion que l’on compare à celui mesuré pour ces transistors.
1,2.10
1.2 .10-4
−4
4
1.122 ×10
mesure L=50nm
1.10 -44
1 .10
calcul
8.10 -55
8 .10
Id10
6.10
ID0a
6 .10-5
5
4.10
4 .10-5
5
2.10
2 .10-5
5
L=1µm
00 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0 0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4
1.3

Figure 37 : Comparaison entre les courbes expérimentales et le modèle du courant de drain en régime
ohmique en forte inversion pour les transistors de démonstration.
Le test de validité s’avère concluant pour tous les transistors testés comme le montre la
figure 37 ci-dessus. Le modèle rend très bien compte du courant de drain en régime ohmique
et en forte inversion même pour les transistors les plus courts tels ceux de longueur de grille
inférieure à 100nm.
I.6.2 h) : Régime de saturation
Jusqu’à présent, pour extraire les paramètres, étaient utilisées les courbes courant de
drain en fonction de la longueur de grille Id-Vg en régime ohmique c'est-à-dire à une
polarisation de drain très inférieure à la tension de drain de saturation Vd<<Vd,sat. Plaçons
nous maintenant en saturation c'est-à-dire à Vd>Vd,sat afin d’étudier notamment le DIBL ainsi
que la vitesse des porteurs (voir § I.4.5).
57
Commençons par le DIBL. Comme présenté au paragraphe I.4.5, le DIBL est une
augmentation du courant de drain dû à un abaissement de la barrière de potentiel source-
substrat provoqué par une forte polarisation de drain. Cet effet sera d’autant plus présent que
le transistor est court. Pour illustrer l’effet du DIBL sur les caractéristiques Id-Vg, il suffit de
faire deux mesures, l’une en régime ohmique et l’autre en saturation :
3.552 ×10
1.10
−4
1 .10-3
3
1.10
1 .10-4
4
Vd = 50mV
Vd = 1V
1.10 -55
1 .10
〈 0〉
IDa
1.10
〈 0〉
1 .10-6
6
IDb
〈 9〉
IDa
1.10 . -77
〈 9〉 1 10
IDb
1.10
1 .10-8
8
L=50nm L=1µm
1.10
1 .10-9
9
− 10
1.10
10 1 .10 -10
10
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
0 0 0,1 0,2 0,3 0,4 0,5
Vgd 0,6 0,7 0,8 0,9 1
0.99

Figure 38 : Courant de drain en fonction de la tension de grille pour le transistor le plus long et le plus
court à faible (50mV) et forte (1V) polarisation de drain.
Sur la figure 38 apparaît clairement que pour le transistor long le courant de drain sous
le seuil ne dépend pas de la polarisation de drain. Par contre pour le transistor le plus court,
apparaît nettement une augmentation du courant de drain, à tension de grille donnée,
lorsqu’on passe d’une faible à une forte polarisation de drain. La façon la plus commune de
quantifier cet effet est de se placer à une valeur de courant de drain sous le seuil et de prendre
le rapport ci-dessous :
V g (V d faible) − V g (V d fort )
DIBL = 1000 (85)
Vd fort − Vd faible I sousleseuil d
Ce qui nous donne une valeur en mV/V que l’on peut tracer en fonction de la longueur
de grille du transistor :
60 60
55.129 100100
65.134
Id = 0,1 µA Id = 0,1 µA
50 50 Vdfaible = 50mV Vdfaible = 50mV
Vdfort = 1V Vdfort = 1V
DIBL (mV/V)
DIBL (mV/V)
40 40
Dibl
0.4
30 30
Dibl L
1 .7
10 10 α 1/L1,7
2
0 .7
L
20 20
10 10
α 1/L0,7
00 0
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 11 1
00.05 0,1 0,2 0,3 0,4 0,5 L 0,6 0,7 0,8 0,9 1 1,1
1.1
0.01
0,01
0.1
0,1
1
11
0.05 L
Longueur de grille (µm) Longueur de grille (µm)

Figure 39 : Valeurs du DIBL en fonction de la tension de grille pour les transistors de démonstration en
échelle linéaire (a) puis logarithmique (b)
Sur la figure 39, nous remarquons deux régimes différents pour le DIBL. Pour les
transistors de longueurs de grille supérieure à 0,2µm, nous obtenons une loi en puissance
58
d’une valeur de -0,7 alors que pour les transistors plus courts que cette valeur de 0,2µm, le
DIBL suit une loi en puissance d’une valeur de -1,7. Ces résultats se rapprochent de deux
modèles élaborés pour le DIBL. Ainsi le modèle de Gronjohn [Gronjohn ’84] prévoit une loi
en puissance en 1/L, alors que le modèle de Skotnicki [Skotnicki ’2000] prédit une loi en
puissance en 1/L2. La transition entre les deux régimes dépend de la technologie utilisée et
notamment du dopage canal et de l’épaisseur d’oxyde.
Poursuivons par la détermination de la tension de polarisation Vd,sat . Rappelons que
cette tension est la valeur de la polarisation appliquée au drain pour laquelle le canal
d’inversion se pince et cela à tension de grille fixe en forte inversion. Soit la fonction G
définie ainsi [Yang ’88] :
d( 1 )
gd dI
G (Vd ) = g d avec g d = d (86)
dV d dV d V
g
Alors, la valeur de tension de drain pour laquelle cette fonction G est maximale est la
tension de saturation [Yang ’88].
1.10
−3
9.755 ×10
-2
0.01 12 12
10.567
L=50nm d( 1 )
Vg = 1,2V 10 10
L=50nm G (Vd ) = g d
gd
8.100.008
-3
dVd
dI d
8 8
avec gd =
Fonction G (V-1)
6.100.006
-3
dVd Vg
Id12V G12V 6 6
L=1µm
4.100.004
-3
4 4
L=1µm
2.100.002
-3
2 2
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
0
0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
0
0
0,2 0,4 0,6 0,8
Vd
1 1,2 1,4 1,6
1.5
00 0,2 0,4 0,6 0,8
Vd
1 1,2 1,4 1,6
1.44
Tension de drain (V) Tension de drain (V)

0,8
0.8
0,70.7
Tension de saturation (V)
0,60.6
0,50.5
Vdsat12V
0,40.4
1.2 − Vt
0,30.3
Vg - Vt
0,20.2
Vd,sat
0,10.1
00 0
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
00.05 0,1 0,2 0,3 0,4 0,5 L 0,6 0,7 0,8 0,9 1 1,1
1.1

Figure 40 : Courant de drain (a) et fonction G (b) en fonction de la tension de grille ; et valeurs de Vd,sat
extraites pour chaque longueur de grille (c) pour les transistors de démonstration.
Appliquons cette méthode aux transistors de démonstration. La figure 40 donne le
résultat. Remarquons tout d’abord que nous nous sommes placés en forte inversion en
choisissant arbitrairement la tension de grille à 1,2V pour être au dessus de la tension de seuil.
Si on compare les valeurs de Vd,sat obtenues par cette méthode avec la différence entre la
tension de grille et les tensions de seuil de ces transistors extraites précédemment (voir I.6.2
59
b)), nous obtenons une assez bonne adéquation. En effet, la plupart du temps, la valeur de
tension de saturation n’est pas extraite méthodiquement mais prise égale à Vg-Vt. Il est
néanmoins utile d’avoir une méthode précise pour extraire Vd,sat si l’on a pas la valeur de la
tension de seuil.
Finissons par la vitesse de dérive des porteurs. Cette vitesse de dérive est définie comme
suit [Sodini ‘84] :
g dI
v deriv = m avec g m = d (87)
WC ox dV g
On démontre qu’en forte inversion et en régime de saturation que la vitesse de dérive se
confond avec la vitesse des porteurs près de la source [Sodini ‘84]. L’étude de cette vitesse
permet de se renseigner sur les limitations possibles des performances électriques en mode
passant des transistors. Notamment il est intéressant de regarder cette vitesse en fonction de la
polarisation de drain. Pour cela il suffit d’avoir deux caractéristiques Id-Vd à deux valeurs
proches de tension de grille en forte inversion. Leur rapport à chaque polarisation de drain
divisé par le produit W.Cox nous donne alors la vitesse de dérive (voir équation 87) :
1.10
−3
-2
0.01
9.755 ×10 2.623 ×10
3.10
6
3 .106
6
Vg = 1,1V
Vitesse de dérive (cm s-1)

Vg = 1,2V 2,5.10
2.5 .106
6
8.100.008
-3 L=50nm
L=50nm
2.10
2 .106
6
〈 5〉
6.10 -3
Id11V 0.006
〈 5〉
Id12V
〈 9〉 1,5.10
Vderiv21.5 .106
6
Id11V
〈 9〉 -3
4.10
Id12V 0.004
1.10
1 .106
6 L=1µm
2.100.002
-3
L=100nm 5.10
5 .105
5
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
00 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
00 0,2 0,4 0,6 0,8
Vd 1 1,2 1,4 1,6
1.5 0
0 0,2 0,4 0,6 0,8
Vd
1 1,2 1,4 1,6
1.5
Tension de drain (V) Tension de drain (V)

Figure 41 : Courant de drain en fonction de la tension de drain à deux polarisations de grille pour deux
transistors courts (a) ; et vitesses de dérive extraites pour chaque longueur de grille (b) pour les transistors
de démonstration.
Pour les transistors longs, on remarque sur la figure 41 que la vitesse de dérive sature
au delà de la tension de saturation. En effet, de façon classique, lorsque le canal se pince les
porteurs ne peuvent plus augmenter leur vitesse même si on polarise plus fortement le drain.
Par contre pour les transistors les plus courts, cette saturation est moins franche. Pour étudier
le facteur d’échelle, reportons alors la valeur maximale (à tension de drain maximale) de la
vitesse de dérive en fonction de la longueur de grille des transistors :
60
1.10
1 .107
6
8.1 ×10
7
Vitesse de dérive maximale (cm s-1)

Vd = 1,5V
〈 1〉
Vderivmax
〈 1〉
Vderivmax0
1.10
1 .10
66
( Vderivmax0〈 1〉 ) 0
L
Sans correction de Rsd

Avec correction de Rsd
Loi en 1/L
1.10 0.01
5
3.934 ×10 1 .105
5
0.1 1
0,01
0.05 0,1
L 11

Figure 42 : Maximum de la vitesse de dérive en fonction de la longueur de grille pour les transistors de
démonstration.
Apparaît sur la figure 42 une saturation de la vitesse de dérive en fonction de la
longueur de grille lorsqu’on descend sous les 100nm. Néanmoins, cette méthode n’est pas
indépendante de la résistance série source-drain Rsd dont on sait quelle peut influencer les
caractéristiques électriques des transistors les plus courts. Mais il est possible de corriger cela
en changeant directement la valeur de la vitesse de dérive selon la formule suivante et en
utilisant la valeur de Rsd extraite précédemment en régime ohmique (voir I.6.2 c)) :
v deriv
'
v deriv = (88)
1 − R s v derivWC ox
avec Rs=Rsd/2.
Mais malgré cette correction, la saturation de la vitesse de dérive pour les transistors
sub-0,1 µm persiste vers 3.106 cm.s-1. Sans s’étendre sur les raisons physiques de ce résultat,
nous caractérisons ici une limitation du gain en performance des transistors lorsqu’on diminue
la longueur de grille. Bien sur, nous aurions pu illustrer cette méthode d’extraction de la
vitesse de dérive avec un exemple de transistor suivant parfaitement une loi d’échelle
inversement proportionnelle à la longueur de grille en prenant des dispositifs plus longs. Mais
par souci de cohérence, nous avons présenté dans ce paragraphe les résultats d’une même
batterie pour tous les paramètres extraits. Pour la plupart d’entre eux, leur comportement face
à la réduction de la longueur de grille est classique.
I.6.2 i) : Conclusion intermédiaire sur la méthode « Fonction Y »
Dans ce paragraphe, a été présentée la méthode dite « Fonction Y » avec laquelle nous
avons extrait les paramètres électriques des transistors que nous avons étudiés. Rappelons que
cette méthode est particulièrement adaptée pour les transistors les plus courts, notamment
grâce à son indépendance vis-à-vis de la résistance série source-drain. Cette méthode est
néanmoins restreinte à la forte inversion, mais c’est à cette plage de tension de grille que
s’utilisent principalement les transistors MOS.
61
I.7 : Conclusion
Ce premier chapitre avait pour but de présenter ce qu’est un transistor MOS à effet de
champ, ses équations de base et la façon de faire pour extraire ses paramètres électriques.
En premier lieu a été présenté le principe de fonctionnement d’un transistor MOS qui
consiste en la possibilité de modifier en surface la concentration et le flux de porteurs entre une
source et un drain par l’application d’une tension sur une électrode de commande située en
surface du flux de porteurs appelée grille.
Puis ont été décrits en termes de courant les différents régimes de fonctionnement d’un
transistor MOS avec au passage la définition d’un certain nombre de paramètres électriques
clefs régissant les caractéristiques électriques d’un transistor MOS tels que la tension de seuil ou
bien la mobilité.
Ensuite, nous nous sommes penché sur les effets qu’entraîne la miniaturisation d’un
transistor MOS notamment sur ces paramètres électriques. La miniaturisation est une méthode
principalement employée pour pouvoir augmenter la densité d’intégration des transistors sur
une puce ainsi qu’entre autres pour augmenter leur temps de commutation. Mais cette
miniaturisation entraîne une suite d’effets néfastes sur les caractéristiques des transistors dont
nous avons présenté les principaux. Afin de contrecarrer ces effets néfastes ont été introduits
progressivement au cours de ces dernières années des ajouts technologiques dont nous avons
donné trois exemples parmi les plus utilisés aujourd’hui.
Pour finir, si on veut étudier le fonctionnement des dernières générations de transistors il
faut pouvoir extraire les paramètres électriques de ceux-ci à partir de mesures électriques
notamment. Pour cela, a été fait un état de l’art ainsi qu’une présentation complète d’une
méthode d’extraction appelée « Fonction Y » qui a été préférentiellement utilisée au cours de
nos études.
Il s’agit maintenant de présenter les résultats obtenus pour les dispositifs que nous avons
étudié au cours de cette thèse. Le but n’est pas de dresser une liste exhaustive des résultats
obtenus pour chaque architecture mais plutôt de présenter les améliorations et les innovations
que nous avons pu apporté sur l’extraction de paramètres. Ces innovations ont été
développées au fur à mesure de l’étude de ces dispositifs afin de résoudre certains problèmes
particuliers que la méthode classique présentée dans ce paragraphe ne pouvait résoudre.
62
63
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension
Chapitre II :
Caractérisation électrique de MOSFETs sub-0,1µm
à base de mesures courant-tension
64
II.1 : Introduction
Le chapitre précédent a présenté ce qu’est un transistor MOS à effet de champ, ses
équations de base ainsi que les méthodes pour extraire ses paramètres électriques.
Maintenant, passons aux choses concrètes, c'est-à-dire à la présentation des dispositifs
que nous avons étudiés au cours de cette thèse ainsi que les résultats obtenus sur le transport
électrique de ces transistors aux faibles longueurs de grille. Pour cela nous utiliserons la
méthode présentée au chapitre précédent répondant au nom de « Fonction Y ».
Au cours de cette thèse nous avons pu étudié trois architectures différentes de transistors
MOS Silicium massif sub-0,1µm grâce aux collaborations menées avec ST Microelectronics à
Crolles et le CEA-Leti à Grenoble.
En premier lieu, sera présentée l’étude menée sur des transistors MOS sur Silicium
massif à oxyde ultrafin (tox = 1.2nm) et ultra courts (L = 30nm pour le plus court) fabriqués
par ST Microelectronics. Dans cette partie, sera présentée au préalable une adaptation de la
méthode « Fonction Y » tenant compte de l’influence du courant de grille sur le courant de
drain qui s’avérera indispensable afin d’extraire correctement les paramètres électriques de ce
type de transistors.
En second lieu, seront caractérisés des transistors MOS sur Silicium massif à canal n
Si:C, c'est-à-dire ayant une couche enterrée de Silicium à laquelle on a implanté du Carbone
afin de limiter les effets de canaux courts. Ces transistors sont optimisés pour une longueur de
grille de 50nm et fabriqués par le CEA-Leti.
En dernier lieu, seront caractérisés des transistors MOS sur Silicium massif à canal p
SiGe, c'est-à-dire ayant une couche enterrée d’alliage Silicium-Germanium afin
principalement d’augmenter la mobilité des porteurs et de réduire le bruit électrique. Ces
transistors sont optimisés pour une longueur de grille de 50nm et fabriqués par le CEA-Leti.
Pour tous ces dispositifs une attention toute particulière sera apportée sur la mobilité des
porteurs en inversion. En effet, la mobilité est un paramètre clef pour les MOSFETs très
sensible aux défauts qui peuvent apparaître lors des nombreux processus de fabrication des
transistors, surtout dans le substrat et dans l’oxyde de grille. Au cours de cette discussion est
apparu nécessaire de violer l’hypothèse communément admise par les méthodes d’extraction
classiques d’invariabilité de la mobilité à bas champ avec la réduction de la longueur de grille.
Une adaptation de la méthode « Fonction Y » avec variation de mobilité à bas champ sera
donc présentée dans ce chapitre.
II.2 : Transistors ultracourts à oxyde ultrafin

Le premier type de transistors que nous allons présenté sont des transistors en Silicium
massif optimisés pour des longueur de grille 50nm et en deçà. Leur particularité est d’avoir un
oxyde de grille en silice très fin, c'est-à-dire de 12 Å d’épaisseur. En effet, afin de poursuivre
la miniaturisation des transistors MOS à des longueurs de grille décananométriques il s’avère
nécessaire de réduire l’épaisseur de l’oxyde de grille. Ainsi pour une longueur de grille de
50nm la loi d’échelle demande une épaisseur d’oxyde de 1.2 nm soit pas plus de 4 couches
atomiques (voir figure 1).
65
15
SiO2
L 0.5 CMOS Courant de fuite
tox ≈
Épaisseur d’oxyde (nm)
10
40
0.35 CMOS
0.25 CMOS
5
0.18 CMOS
0.12 CMOS
0.05 CMOS
0
0 0.2 0.4 0.6
Longueur de grille (µm) Épaisseur physique d’
d’oxyde (Å
(Å)
Figure 1 : Prévision concernant l’épaisseur d’oxyde pour chaque génération de MOSFETs (a) ainsi que
l’augmentation de la densité de courant de fuite en résultant (b).
Ceci a pour conséquence une augmentation exponentielle du courant de fuite à travers la
grille qui entraîne une augmentation importante de la consommation ainsi qu’une perturbation
du courant de drain. En effet, le courant de grille varie proportionnellement à la surface de la
grille ( I g ∝ W .L ) alors que le courant de drain varie, au premier ordre, inversement
proportionnellement à la longueur de grille ( I d ∝ W ). On s’attend donc à ce que le courant
L
de grille ne soit gênant uniquement que pour les transistors à grande surface. Le courant de
drain des transistors ultracourts ne doit donc pas être perturbé par le courant de fuite vers la
grille. Tout ce raisonnement est correct lorsqu’on a des transistors nominaux, c'est-à-dire
isolés avec chacun leur grille, source et drain propres. Or, dans la plupart des cas, la
caractérisation électrique, surtout lors des mesures courant-tension visant à étudier l’impact de
la réduction de la géométrie des transistors sur les paramètres électriques, se fait sur des
batteries test de transistors à source et grille communes. Dans cette configuration le courant de
grille est le même pour tous les transistors et est équivalent à celui d’un transistor ayant une
surface égale à la somme des surfaces de grille des transistors de la batterie. Ainsi nombre de
transistors voient leurs caractéristiques Id-Vg perturbées et pas seulement les transistors de
grande surface.
II.2.1 : Dispositifs étudiés
La collaboration avec ST Microelectronics porte sur des transistors MOS Silicium

massif à canal n et p de longueur de grille ultracourte et à oxyde ultrafin. La finalité en étant
une caractérisation électrique fine et poussée sur des lots avancés afin d’analyser, de
comprendre et de modéliser le comportement électrique de ces transistors. L’étude a porté sur
un premier lot que l’on nommera par la suite « GRI » optimisé pour une longueur de grille de
55nm, puis elle s’est poursuivie sur un second lot baptisé « MDX » optimisé pour une
longueur de grille de 45nm pour se finir par le lot de nom « HKC » optimisé pour une
longueur de grille de 30nm.
II.2.1 a) : Description des transistors du lot « GRI »
Les principaux détails technologiques de ce lot sont listés ci-dessous :

• Oxyde de grille en silice (SiO2) de 12Å d’épaisseur réalisée par RTN (Rapid
Thermal Nitridation), c'est-à-dire une oxydation faite sous atmosphère azote (N)
et oxygène (O) à environ 900°C.
66
• Grille en poly-silicium de 1500Å d’épaisseur.

• Extensions LDD (Low Doped Drain) d’Arsenic (As) dosées à 1.1015 e- par cm2
implantée à 1keV pour les nMOS et Bore (B) dosées à 1.1015 e- par cm2
implantée à 0,25keV pour les pMOS.
• Poches de surdopage Bore (B) dosées à 2.1013 e- par cm2 implantée à 15keV
sous un angle de 25° pour les nMOS et Phosphore (Ph) dosées à 3.1013 e- par
cm2 implantée à 30keV sous un angle de 25°pour les pMOS.
• Recuit d’activation à 1000°C pendant 10s.
• Siliciuration des zones HDD (High Doped Drain) source et drain avec du
Siliciure de Cobalt (CoSi2).
La technologie utilisée pour ces transistors est optimisée afin de corriger les effets de
canaux courts résultant de la miniaturisation agressive de ceux-ci (voir § I.5). Rappelons donc
que :
• Les extensions LDD servent notamment à réduire le champ électrique
longitudinal source-drain limitant ainsi le vieillissement prématuré du transistor
par porteurs chauds.
• La siliciuration des zones HDD source et drain permet de diminuer les
résistance d’accès source et drain Rs et Rd, qui notamment dégradent
sensiblement, surtout pour les transistors très courts, la mobilité effective des
porteurs en forte inversion limitant ainsi leur courant Ion.
• Les poches de surdopage permettent de limiter voire de supprimer la chute de la
valeur de la tension de seuil présente quand on diminue la longueur de grille
due au partage de charge, c'est-à-dire à la perte de contrôle par la grille d’une
partie de la charge de désertion située sous elle due au rapprochement des
jonctions source-substrat et drain-substrat.
Cette technologie permet d’avoir de bonnes caractéristiques jusqu’à une longueur de
grille de 55nm.
II.2.1 b) : Description des transistors du lot « MDX »
Figure 2 : Photo TEM du transistor MOS à canal n le plus court (L=45nm) du lot MDX.
Le lot MDX est technologiquement très proche du lot GRI, voilà pourquoi la photo
TEM de la figure 2 représentant un transistor du lot MDX peut illustrer aussi ceux du lot GRI.
Voici les principales caractéristiques technologiques du lot « MDX » :
• Oxyde de grille en silice (SiO2) de 12Å d’épaisseur réalisée par RTN (Rapid
Thermal Nitridation).
67

implantée à 1keV pour les nMOS et Bore (B) dosées à 1.1015 e- par cm2
implantée à 0,25keV pour les pMOS.
• Poches de surdopage Bore (B) dosées à 2.1013 e- par cm2 implantée à 15keV
sous un angle de 25° pour les nMOS et Phosphore (Ph) dosées à 3.1013 e- par
cm2 implantée à 30keV sous un angle de 25°pour les pMOS.
• Recuit d’activation à 1000°C pendant 10s.
Siliciure de Cobalt (CoSi2).
En fait les principales caractéristiques technologiques sont communes aux deux lots,
néanmoins le lot « MDX » permet de descendre plus bas en longueur de grille, jusqu’à 45 nm
(voir tableau 1).
II.2.1 c) : Description des transistors du lot « HKC »
Le lot HKC est assez différent des deux lots précédents. Voici les principales
caractéristiques technologiques du lot « HKC » :
• Oxyde de grille en silice (SiO2) de 12Å d’épaisseur réalisée par PN (Plasma
Nitridation), c'est-à-dire un oxyde où la nitruration est assitée par plasma [Tavel
’2003]. La figure 3 montre une photo TEM de l’oxyde obtenu par cette
technologie.
implantée à 0,5keV pour les nMOS et Fluorure de Bore (BF2) dosées à 5.1014 e-
par cm2 implantée à 0,5keV pour les pMOS.
• Poches de surdopage Fluorure de Bore (BF2) dosées à 4.1013 e- par cm2
implantée à 27keV sous un angle de 25° pour les nMOS et Arsenic (As) dosées à
3.1013 e- par cm2 implantée à 65keV sous un angle de 25°pour les pMOS.
• Recuit d’activation à 1055°C pendant environ une fraction de seconde (pic de
recuit).
Siliciure de Nickel (NiSi).
En premier lieu, il permet de descendre en longueur de grille jusqu’à 30nm. De plus, il

utilise une nouvelle technique pour la croissance de l’oxyde de grille, la grille est plus fine, les
extensions LDD sont moins dopées afin de limiter leur diffusion, les poches de surdopage
sont plus fortement dosées et les éléments utilisés sont différents, le recuit d’activation est
différent et finalement la siliciuration des zones HDD utilise un autre alliage métallique.
68
PolySi
PN oxide
11.5Å
Si-substrate
Figure 3 : Photo TEM de l’oxyde de grille du transistor MOS à canal n de longueur de grille de 65nm du
lot HKC.
La figure 3 montre un zoom d’une photo TEM au niveau du canal d’un MOSFET court
du lot « HKC ».
II.2.1 d) : Récapitulatif
Deux lots de technologie similaire « GRI » et « MDX » sont à notre disposition ainsi
qu’un lot utilisant une technologie plus avancée « HKC ». A chaque génération la longueur de
grille minimale est diminuée (de 55nm à 30 nm en passant par 45nm).
L’étude a été menée principalement sur des transistors en batterie à grille et source
communes de largeurs de grille 10µm et dont les longueurs de grille physiques (mesurées par
TEM) sont données dans le tableau ci-dessous :
Lot GRI Lot MDX Lot HKC
0,03
0,055 0,045 0,2 0,04
0,085 0,075 0,22 0,05
0,105 0,095 0,26 0,06
0,125 0,115 0,3 0,07
0,145 0,145 0,34 0,08
0,185 0,185 0,54 0,09
0,285 0,285 0,74 0,1
0,465 0,465 1 0,12
1 1 2 0,14
5 5 5 0,16
10 10 10 0,18
Tableau 1 : Valeurs des longueurs de grille physiques pour les batteries de transistors à source et grille
communes des trois lots « GRI », « MDX » et « HKC ».
R

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TRANSISTORS CMOS DES TECHNOLOGIES 50nm

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pour obtenir le grade de

Spécialité : PHYSIQUE DES COMPOSANTS

préparée à l'Institut de Microélectronique, Electromagnétisme et photonique

présentée et soutenue publiquement par

CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES

M. Francis BALESTRA Président

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préparée à l'Institut de Microélectronique, Electromagnétisme et photonique

présentée et soutenue publiquement par

CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES

M. Francis BALESTRA Président

Chapitre I : Le transistor MOS 12

I.2 Principe de fonctionnement d’un transistor MOS 13

I.2.1 Notion de potentiel de bandes plates 15

I.2.2 Calcul des charges dans le substrat 16

I.3 Régimes de fonctionnement d’un transistor MOS et équations

I.3.3 Notion de tension de seuil 23

I.4.1 Origine des effets de canaux courts 28

I.4.2 Effet du champ électrique sur la mobilité 29

I.4.3 Effet de la résistance série source - drain 30

I.4.4 Influence des zones de déplétion de source et de drain 31

I.4.7 Effets de porteurs chauds 37

I.5 Solutions technologiques 38

I.5.1 Siliciuration source et drain 38

I.5.2 Extensions LDD 39

I.5.3 Poches de surdopage 40

I.6 Méthode « Fonction Y » d’extraction de paramètres 42

I.6.1 État de l’art 43

Chapitre II : Caractérisation électrique de MOSFETs sub-

II.2 Transistors ultracourts à oxyde ultrafin 65

II.2.1 Dispositifs étudiés 66

II.3.1 Dispositifs étudiés 113

II.4.1 Dispositifs étudiés 139

Chapitre III : Méthode Split C-V canaux courts 154

III.1 Introduction 155

III.2 Présentation de la méthode Split C-V canaux courts 155

III.2.1 Méthode Split C-V classique 156

III.2.2 Méthode Split C-V canaux courts 159

III.3.1 Étude de la mobilité effective pour le lot β 167

III.3.2 Étude à basse température 170

III.4 Résultats sur les nMOS Si:C 174

III.4.1 Étude de la mobilité effective pour le lot B 175

III.4.2 Conclusion sur les nMOS Si:C 176

III.5 Résultats sur les MOS n et p à oxyde ultra fin 177

III.5.1 Étude de la mobilité effective pour le lot « GRI » 177

III.5.2 Étude de la mobilité effective pour le lot « MDX » 180

III.5.3 Étude de la mobilité effective pour le lot « HKC » 181

III.5.4 Comparaison des lots 183

II.6 Conclusion 189

IV.1 Introduction 193

IV.2 Rappels sur le bruit électrique 193

IV.2.1 Rappels de théorie du signal 193

IV.2.2 Sources de bruit dans un transistor MOS 195

IV.3 Bruit BF dans les transistors à oxyde ultrafin 199

IV.3.1 Bruit BF du courant de drain 200

III.3.3 Synthèse 210

IV.4 Bruit BF des transistors pMOS SiGe 210