Les circuits séquentiels L’élément de base : la bascule

• Circuit élémentaire permettant de mémoriser 1 bit

•Introduction
D Q
•Circuit combinatoire!:
-Des valeurs aux entrées donnent toujours les mêmes valeurs de
sortie (correspondant aux valeurs des fonctions booléennes ACTIVATION
réalisées) • Fonctionnement:
-De façon quasi instantanée (temps de stabilisation des portes) Activation!" D" Q
Oui! ! 0 0
•Circuit séquentiel!:
Oui !! 1! 1
-Les valeurs de sorties dépendent de la séquence des valeurs Non! ! *! Q à l’instant précédent
d’entrée depuis le début du monde (reset)
*: valeur indifférente
-Il possède donc une fonction de mémorisation
•Il existe différentes fonctions d’activation.

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Bascule sensible au niveau Bascule sensible au front

• L’état (la sortie) de la bascule ne peut changer (valeur de l’entrée)
que pendant un “niveau” (haut ou bas) de l’entrée ACTIVATION
• Appelée VERROU ( ou LATCH)
• Chronogramme": (sensible au niveau haut)
Temps
• L’état (la sortie) de la bascule ne peut changer qu’au moment du
front (haut ou bas) de l’entrée ACTIVATION
• Appelée bascule à front (D)
• Chronogramme": (sensible au front montant)
Front montant

ACT

D
ACT
Q ?
D

Q ?

• Problème si D change quand ACT passe de 0 à 1 , Q est • Problème si D change quand ACT passe de 0 à 1 , Q est
indéterminé indéterminé
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 De plus près Mémorisation
• Chronogramme: changement non instantané •Deux Inverseurs (appelé “bistable”)
-Electronique: tension électrique stable
Délai de stabilisation

ACT
NOT

Q
0 Volt 5 Volts

NOT
Changement de D interdit

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Réalisation du verrou La bascule D sensible au front montant

•A base de Nands à 2 et 3 entrées

ACT NAND
Q Q
D 1
NOT NOT NAND Qbarre
NAND

NAND Q
ACT NAND

NAND
D

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 Fonctionnalités supplémentaires Première utilisation
SET RESET
Enable • Réalisation d’un clignotant à commande
D
Q NOT

Q
Q SORTIE
•Initialisation": ACTIVATION Verrou vers ampoule

- SET /RESET": mise à 1 ou à 0

- Synchrone par rapport à l’activation: Il faut en plus un front montant de ACT ACTIVATION
- Asynchrone: indépendant de ACT SET

•Enable": • Oscillation pendant le niveau de ACT

- 1": Fonctionnement comme vu précédemment
- 0": inhibe le fonctionnement de la bascule": pas de changement au front montant
ACT

•Souvent conventions inverses, dans les documentations le nom de D

l’entrée apparaît complémentée Valeur Aléatoire

-Exemple: SET : remise à 1 si l’entrée SET est égale à 0 Q

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Clignotant Limitation du fonctionnement

•Supposons que l’on augmente la fréquence de ACT, (on rapproche
avec une bascule D sensible au front les fronts montants)
•Le changement de D aura lieu au moment du front montant suivant
Délai de stabilisation de la bascule de ACT.
•L’état suivant devient aléatoire
ACT
•C’est cela qui limite la fréquence des horloges des ordinateurs

ACT

Q
D
Changement de D pendant
Délai de stabilisation de l'inverseur le front montant de ACT
SET Q
Asynchrone

SET
• Le changement de D a lieu “suffisamment loin” du front de Asynchrone

ACT
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 Un exemple : un compteur Réalisation du compteur
• Quatre bascules pour mémoriser le km courant
• Un compteur kilométrique sur 4 bits • Un circuit combinatoire pour calculer le kilomètre suivant : incrémenteur
S=E+1 sur 4 bits
• A chaque kilomètre parcouru, un signal km est donné (front Reset
montant)
D Q
Bascule

km Sortie sur 4 bits km

Reset
Compteur
4 Bascule
Sorties
km
E+1
Kilomètre courant
Reset +1 Reset

Bascule
4
km

Reset
Un kilomètre
Bascule

km km

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Les registres
Chronogramme compteur
•Registre n bits: n bascules possédant les mêmes entrées ACT, Set,
T: temps stabilisation portes incémenteur et bascule Reset ...
RESET SET Enable

km D Q
Bascule
RESET SET Enable
Sortie CK
0 1 2 RESET SET Enable

Entrée 1 2 3 R
bascule E
CK G
RESET SET Enable I
n S n
Reset
Asynchrone T
R
E
CK
RESET SET Enable
Temps de stabilisation: limite la fréquence de H
CK

CK
15
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 Connexions de plusieurs registres Connexions de plusieurs registres
•A l’aide de portes “trois états” e
•A l’aide de multiplexeurs
sélection

Registres n bits
Registres n bits
n s
n Une porte "trois états"

S1 S2 S3 S4
s1 s2 BUS
n

00
01 BUS
10 n
11
•Moins coûteux que le multiplexeur en surface (un seul transistor par
porte trois états)
•Mais plus de fils de sélection

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Mémoires Mémoires
•Organisation fonctionnelle: accessible par le processeur à travers •Deux fils pour la lecture/écriture de la mémoire
les deux bus données et adresses •read/write ! Accès
•Bus données de largeur m, Bus adresses de largeur n 0! 1! Ecriture
1! ! ! 1! Lecture
adresses 1 ou 0! ! ! 0! Rien
0 00010111
1 10001010
Bus adresses
2
3
111011111 Acces (Chip select) Read/write
n
n-1
2
Bus adresses Mémoire Bus données
Bus données 2 n mots de m
m n
m bits

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 Mémoires mortes
Mémoires ROM : Read Only Memory
•Ceux sont des Circuits combinatoires
•Pour s’adapter aux différents besoins des processeurs et des
utilisateurs •Certaines ROM sont :
-Un Circuit"(une puce) MC contient: 2n mots de 1 bits -Non configurable par l’utilisateur (conception à grande échelle)
-Assemblage de 8 circuits MC sur une carte imprimée: une barrette -configurables (électriquement) : PROM

-configurables et
•Pour augmenter la mémoire"dans l’ordinateur: plusieurs barrettes,
•effaçables par ultra-violet : EPROM
on verra plus tard comment les connecter
•effaçables électriquement: EEPROM

•Mémoires Vives / Mortes •Les mémoires flash sont des EEPROM rapides (effacement par
-Vive : volatile , RAM secteur et non par mot)
-Morte : non volatile, ROM
•Depuis quelques années le Disque dur SSD (Solid State Drive)
utilise la même technologie

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Réalisations de ROM Réalisations de ROM

•Schéma fonctionnel Acces •A l’aide de transistors et fusibles (claqués si l’on veut 1 en sortie)
a1 a0 0 0001
1 1000
2 2 1110
3 1010 Mot i
4

d3d2d1d0 Mot i
Gnd
Données

•Réalisation à l’aide de portes

Acces
Acces Fusible
d0 Données k
0 Données k
a1 O
1 d1
R
a0 2 d2
O
3 d3
R

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 Réalisations de mémoire flash Mémoires vives
RWM (Read Write Memory)
• Technologie à base de Grille flottante

Grille de contrôle •Appelée RAM (Random Acces Memory)

- temps d’accès identique pour tous les mots par opposition
Grille flottante
aux supports mémoires magnétiques"pour lesquels les temps
Source Drain
d’accès sont différents

•Mémoires statique/dynamique
• Ecriture : Suivant la tension ( +/-) appliquée sur la grille de
-statique (SRAM):
contrôle le transistor est passant ou non
•à base de bistables (6 transistors)
•Temps d’accès de l’ordre de 0,1ms •utilisé pour les mémoires caches
• Deux types •Temps d’accès
- NAND: accès séquentiel, plus rapide en écriture, et 40% plus petite que la NOR -dynamique (DRAM)
- NOR: accès aléatoire, utilisé pour accès rapide à des endroits précis (Bios, •Moins coûteuse à la réalisation (moins de transistors)
Firmware...) •Moins rapide que les SRAM (~facteur 10)
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Réalisation de RAM statique Réalisation de RAM dynamique

•Réalisation à base de bistable •Réalisation à base de condensateur et transistor
Acces
.
0 . Mot i
Acces Mot i a0 1 .
. i
. . Mot i
0
. an-1 . n-1
a0 1 . 2
. i dj
. Mot i Acces
Rafraichissement
an-1 . r/w
n-1
Condensateur dj
2
Données

not Dk Dk •Besoin de rafraîchissement"régulier (condensateur se décharge), toutes

Acces Logique de not Dk Dk
les 2 à 4 ms;
r/w
sélection
Donnée k -Lecture puis re-écriture par circuit spécialisé de rafraîchissement
interne à la mémoire
-Le rafraîchissement consomme ~5% du temps d’accès à la mémoire
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 Mémoires vives
Types de RAM dynamique
Dynamiques
•DRAM!FPM (Fast Page Mode):
•Barettes de Mémoires - Différentes normes de connexions
-1992
-SIMM (Single Inline Memory Module), 30 puis 72 connecteurs, bus 32 bits
-Temps d’accès 60 ns";
•Jusqu’au Pentium 1 (~1995)
-Mémoire asynchrone: Horloge propre"(besoin de synchronisation avec le
processeur)
-Mode rafale, le temps d’accès"n’est pas le même pour le 1er mot et les 3 suivant

-DIMM (Dual), 183 connecteurs bus 64 bits

•DRAM EDO!(Extended Data Out)!:
-1995
-Sortie des données améliorée, principe chevauchement des accès (idée du pipeline)
-Temps d’accés 50ns
-SO-DIMM pour ordinateur portable
-Mémoire asynchrone
-Ces types de mémoires sont asynchrones par rapport au processeur, elles ont des
horloges qui leur sont propres. Besoin de synchronisation avec le processeur qui
doit donc “attendre” pendant les phases de synchronisation

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Types de RAM dynamique Disque dur

•Disque magnétique
•SDRAM!: Synchrone DRAM,
-Apparue en 1997 -Plateau de verre en rotation (fragile), sensible aux champs magnétiques

-Temps d’accès plus petit (synchrone avec le processeur) -Temps d’accès 10 à 15 ms , Ecriture # 100 MégaOctet/s peu d’évolution depuis 10 ans
-Cadence ~150 Mhz-> Temps accès ± 10 ns" • Facteur 1000 par rapport à de la RAM

•DDR-SDRAM!(Double Data Rate): •Mémoire flash (EEPROM)

-Apparu fin 99 -Clé USB, Memory stick....
- DDR2 depuis 2005
-Depuis 2001
• Double le taux de transfert de la SDRAM
•Cadence entre 200 et 800 Mhz , entre 1,6 et 6,4 Gbit/s -Réécriture 10 000 à 100 000 fois suivant la technologie utilisée

-DDR3 (2007) deux fois plus rapide que la DDR2: entre 6,4 et 10 Gbit/s •Disque SSD (Solid State Drive)
•DR-SDRAM! (ou RDRAM)!: Direct Rambus -Depuis 2005,
-Apparu fin 99 - A base de mémoire flash
-Cadence Jusqu’à 1000 Mhz;" Accès ± 2 ns -Encore 10 fois plus cher que les disques magnétiques
-Technologie propriétaire (RAMBUS et INTEL)
-Temps d’accès 0.1ms, Ecriture $ 500 MégaOctets/s
-Plus chère et peu utilisée
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