Un distributeur automatique de produit alimentaire peut accepter des pièces de 1DT ou de 2DT. Pour livrer un produit il faut introduire 7Dt ou plus. Dans le cas où les pièces dépassent les 7DT (par exemple 8DT), le distributeur doit fournir le produit et restituer la monnaie. Décrire le système par un graphe d’état (on prend comme entrées/sorties : A pour indiquer une pièce de 1DT. B pour indiquer une pièce de 2DT. S pour indiquer la sortie du produit, M : pour restituer la monnaie). Interpréter le graphe en VHDL.
: Exercice N°2
On donne le schéma du montage X de la figure suivante
Donner le programme VHDL qui permet de décrire le montage X (utiliser la notion de
component). TD VHDL : Exercice N°3 Dessiner le schéma logique correspondant a cette description VHDL entity toto is ;port (a, b, c : in std_logic;f : out std_logic) ;end toto architecture titi of toto is ;signal d, e : std_logic begin this: process (a, b, c, e) begin if (b'event) and (b = '0') then ;if c = '1' then f <= a ;else f <= not e ;end if ;end if ;end process
that: process (a, b, d)
begin ;if (b = '0') then e <= d ;else d <= not a ;end if ;end process ;end titi
:EXERCICE N°4 1°/ Dessiner le schéma decrit par le code VHDL suivant (utiliser des bascules D) :
Entity body is
; Port (A,B,C : in std_logic
;)Q1 , Q2 : out std_logic End body;
Architecture toto of body is
Begin
Process(C,A,B) Signal V : std_logic Begin ;If V=’1’ Then Q2 <= C ;End if ;If A’ event and A=’1’ then Q1 <= B ;V <= not B ;End if ;end process ;end toto
2°/ Completer le diagramme de temps suivant:
TD VHDL
EXERCICE N°5 Donner la description en VHDL - . d’un multiplexeur 2 vers1 Réaliser alors un multiplexeur 8 - vers 1 à partir de multiplexeur 2 vers1 (utiliser la notion de Component)
Exercice N°6 :
Donner la description VHDL d’un Additionneur complet de un bit.
a0 S0 Additionneur b0 rin Complet rout
Donner la description VHDL d’un multiplicateur de un bit.
e0
e1 X T0
En déduire alors la description VHDL d’un multiplicateur 3bits (utiliser la notion de
component).
Exercice N°7 :
Donner l’entité et l’architecture d’un transcodeur binaire-réfléchie/binaire
