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Circuits Programmables FPGA S.

Haroun

Série de TD n° 2 Circuits Programmables FPGA


Exercice 1
On donne la description VHDL suivante :

1.1. Donner le nom des bibliothèques utilisées.


1.2. Quel est le nom de l’entité ? Quel est le nom de l’architecture ?
1.3. Représenter le schéma fonctionnel de la fonction. On placera naturellement les entrées à gauche et les sorties à
droite.
1.4. Représenter le schéma structurel du circuit.
1.5. On effectue une simulation du circuit et on obtient les résultats suivants. Commenter et analyser ces résultats.

Exercice 2 : Donner la description VHDL du circuit logique ci-dessous :

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Circuits Programmables FPGA S. Haroun

Exercice 3 : Donner la description VHDL d’un multiplexeur 4 vers 1 de deux façons différentes ?
Exercice 4 : Etude d’un décodeur BCD-7segments
On donne la description d’un décodeur BCD-7segments.
Ce décodeur doit allumer les segments afin de constituer le chiffre correspondant
au nombre binaire présent sur l’entrée.
On rappelle la position des segments ainsi que leur appellation dans un afficheur
7 segments.

3.1. Donner une description VHDL de cette afficheur 7 segments pour afficher les
entiers DEC de 0 a 9.
3.2. Représenter le schéma fonctionnel de la fonction réalisée.
3.3. En analysant l’affectation de la variable SEG, expliciter le format de DEC et SEG.
Où sont les segments a,b,c...g pour SEG ?
3.4. Dans la ligne « SEG <= "1111110" WHEN DEC=0 », quelle différence faites vous
entre <= et = ?
3.5. Quelle est la valeur de SEG pour les valeurs de DEC > 9 ? On s’aidera du paragraphe suivant, extrait d’une notice
en ligne d’un logiciel VHDL.

“The IEEE std_logic_1164 packages defines std_logic as a type which can have values 'U', 'X', '0', '1', 'Z', 'W',
'L', 'H', or '-'.

The '-' which represents a don't care can be used in an assignment but cannot be used to compare values of non-
constant signals (in if-then-else or case statements).”
3.6. Modifier le fichier pour afficher A,b,C,d,E,F pour les valeurs de DEC égales à 10,11,12,13,14,15.

Exercice 5 :
Donner la description VHDL de la bascule D.
5.1. Ajouter des entrées de présélections de mise à zéro RESET prioritaire sur l’entrée de mise à un SET, toutes les
deux sont synchrones de l’horloge CLK.
5.2. Même exemple que précédemment mais avec des entrées de présélections, de mise à zéro RESET prioritaire sur
l’entrée de mise à un SET, toutes les deux sont asynchrones de l’horloge CLK.

Exercice 6 :

6.1. Donner une description VHDL structurel du


circuit logique illustré ci-contre :

6.2. Un additionneur complet 1bit pour être réaliser sur


base de deux demi-additionneurs et d'une porte OR.
Donner la description VHDL structurel.

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