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Université m´hamed Bougara de Boumerdes

Faculté des Sciences Département de Physique

Laboratoire d’Infotronique

Spécialité : Master Infotronique


Module : Systèmes Numériques Complexes

Solution de l’Examen final (29 Mai 2010) - Durée 1h30min

1. CLB, arbre d’horloge, IOB port, block RAM, multiplieur dédié, logique
d’interconnexion.

2. Synthèse : La synthèse est l’étape qui transforme la description HDL


d’une puce en portes logiques.

Simulation : La simulation logique est une technique de simulation


rapide basée sur l’évaluation de fonctions logiques et la propagation
d’événements dans le modèle.
Placement : Place les cellules en accord avec le floorplan. Crée des
lignes d’alimentation de puissance. C rée des lignes de distribution
d’horloge. Minimise les délais critiques entre modules , connecte les
cellules entre elles.
Routage : Assigne les interconnexions aux canaux de routage sans
effectuer les connexions physiques (global routing), réalise toutes les
interconnexions (detailed routing).

3. Les 2 conditions d’opérations qui ont un impact sur le délai de


propagation d’une composante sont la température, tension
d’alimentation,la variation du process.

4. Développement rapide et peu couteux, Portabilité - « design re-use »,


description par langage normalisé , bonnes performances (fréquence,
consommation, densité),etc.

5. Circuit 1 : Multiplexeur.

Circuit 2 : Décodeur 2:4.


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a)
Le circuit correspondant est dessiné dans la figure ci -dessous :

Ce circuit est combinatoire, puisque


(a) tout changement des signaux A, B, ou C provoque l’évaluation des
signaux s1, s2, et s3,
et (b) à son tour, tout changement des signaux s1, s2, ou s3 provoque
l’évaluation du signal D.
Par conséquent, dépend uniquement des entrées A, B, et C, i.e., le circuit
est combinatoire.

Remarque : l’omission des signaux s1, s2 et s3 dans la liste de sensitivité du


process conduit à une situation où, probablement, le circuit simulé comporte
des latch, et le circuit synthétisé est combinatoire car le synthétiseur ne prend
pas en compte la liste de sensitivité telle que figurant dans le fichier VHDL.
C’est donc une situation à éviter.

b)
Puisque le circuit est combinatoire, on peut écrire la table c i-dessous :
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Exercice 2 :

b.
library ieee;
use ieee.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;

entity exercice2 is
port(
clk, reset : in std_logic;
nombre : out std_logic_vector(15 downto 0)
);
end serie;

architecture vhdl of exercice2 is

signal a, b, c : std_logic_vector(15 downto 0);

begin
register_a: process (clk, reset)
begin
if reset = '1' then
a <= "0000000000000001";
elsif (clk'event and clk='1') then
a <= c;
end if;
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end process;

register_b: process (clk, reset)


begin
if reset = '1' then
b <= (others => '0');
elsif (clk'event and clk='1') then
b <= a;
end if;
end process;

c <= a + b;
nombre <= b;

end vhdl;

Exercice 3 :

1. le chemin de base est clock to setup.


2. Le temps « clock to Setup » est le temps à prendre en compte entre le
front actif de l’horloge et le front suivant de cette même horloge.
Son expression est dans le cours.

3. Le chemin critique va :
Bascules A ou B à la bascule D en passant par la porte X OR, la porte
OU et la porte ET à 3 entrées.
4. La période minimale est :
Tmin = 2 + 4 + 3 + 6 + 1 = 16 ns, donc la fréquence maximale est de 62.5
MHz.

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