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ENSA Kenitra Logique séquentielle 2020/2021

GE/RST S5 Travaux dirigés


TD5 : Etude d’un registre à décalage.

Soit le circuit de la figure 1 :

Figure1

1. Quel type de bascules est utilisé dans ce schéma ?


Bascule D synchronisée sur front montant, avec entrées asynchrones CLEAR et PRESET actives à
l’état haut
2. Quel est le rôle des entrées PRESET et CLEAR ?
CLEAR=1 la sortie de la bascule se met à 0 indépendamment de l’horloge.
PRESET=1 la sortie de la bascule se met à 1 indépendamment de l’horloge.
3. On suppose que SHIFT/LOAD=0, Quelles sont les valeurs de PRESET et CLEAR au niveau de
chaque bascule ? Y aura-t-il un changement de l’état des sorties Qi des bascules suite à la mise à
0 de l’entrée SHIFT/LOAD.
Si SHIFT/LOAD=0 alors CLEAR=PRESET=0, non il n’y aura aucun changement car ces entrées sont
actives à l’état haut.
4. On suppose que SHIFT/LOAD=0 t. Pour t<0, Qi=0. Le signal H est un signal carré de période T
avec H=0 à t=0 et H=1 à t=T/2. Le signal appliqué e(t) à l’entrée ES est défini par
e(t)=1 pour t[0,T] et e(t)=0 ailleurs.
Tracez le chronogramme qui donne l’évolution des sorties Qi.

ES

Q1

Q2

Q3

Q4

5. On suppose que SHIFT/LOAD=0 pour t<0. On applique aux entrées Ei les valeurs suivantes : E1=1,
E2=1, E3=0, E4=1, à partir de t=0 , on applique une impulsion sur SHIFT/LOAD de durée T, soit
SHIFT/LOAD=0 pour t<0 ; SHIFT/LOAD=1 pour 0<=t<T ; SHIFT/LOAD=0 pour t>T

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Le signal H est un signal carré de période T avec H=0 à t=0 et H=1 à t=T/2
Tracer le chronogramme de des sorties Qi à partir de l’instant t0 sachant que Es est maintenue à
0.

E1= E2= E4

E3

Es

SH/LOA

Q1

Q2

Q3

Q4

LOAD SHIFT

6. Quels sont les modes de fonctionnement assurés par ce registre (PIPO,SISO,SIPO,PISO) ?


Quand SHIFT/LOAD=0 le registre fonctionne en mode SISO (décalage=shift) serial input Es serial
output Q4.
Quand SHIFT/LOAD=1 le registre fonctionne en mode PISO : parallèle input E1E2E3E4 (LOAD
chargement parallèle), serial output Q4.
7. Quel est alors le rôle de l’entrée SHIFT/LOAD ?
Permet de sélectionner le mode de fonctionnement siso (entrée par Es) ou piso entrée parallèle
par E1E2E3E4. La sortie se fait toujours de manière série via Q4. NB : pas de sortie parallèle car
les sorties Q1,Q2,Q3 ne sont pas disponibles à l’extérieure comme sorties.

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TD6 Etude d’u circuit intégré séquentiel : registre à décalage 74H595

Le schéma de réalisation interne, extrait de


datasheet constructeur, du circuit 74H595 est
donné sur la figure 1.

Q1

Q2

Q3

1. Les entrées de ce circuit sont : Q4

\OE (broche 13) : Output Enable : activation


des sorties. Q5

RCLK (broche 12) storage Register Clock :


horloge de stockage.
Q6
\SRCLR(broche 10): Shift Register CLeaR:
Mise à 0 du register à décalage.
Q7
SRCLK: (broche 11) SeRial CLock
SER: (broche 14) SERial: Entrée série.
Les sorties sont : QA, QB, …,QH et QH’. Q8

Les bascules utilisées dans ce circuit sont de


type :
 D avec entrée de donnée synchrone 1D, entrée d’horloge C1, entrée asynchrone de mise à 0 R, et deux
sorties Q1 et \Q1.
 RS avec comme entrées synchrones 2S, 2R, entrée d’horloge C2, entrée asynchrone de mise à 0 R et deux
sorties QX et \QX avec X=2,3, …8
 RS avec comme entrées synchrones 3S, 3R, entrée d’horloge C3, entrée asynchrone de mise à 0 R, et une
sortie inversée \Q.

Le symbole de la figure2 représente une porte logique à trois états dont la table de vérité est
donnée en figure 3. C’est équivalent à un interrupteur commandé électroniquement par un
niveau logique sur l’entrée OE (Output Enable).

OE OE
E S E S
Equivalent à

Figure 2, porte logique à trois états.

Entrée E Entrée de commande OE Sortie S


X L HZ (High Impedance) : sortie déconnectée
L H H
H H L
Figure 3, Table de vérité. L : Low (état logique 0), H : High (état logique 1), HZ : High impedance
(sortie isolée ), X = 0 ou 1 (état quelconque)

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1. Indiquez quelles sont les entées et les sorties si on veut utiliser ce circuit comme :
Tout d’abord le schéma du circuit peut être représenté de manière simplifiée, en éliminant les
inversions inutiles, comme suit :
\OE
QA QB QC QD QE QF QG QH

3S Qa 3S Qb 3S Qc 3S Qd 3S Qe 3S Qf 3S Qg 3S Qh
C3 C3 C3 C3 C2 C3 C3 C3
3R 3R 3R 3R 3R 3R 3R 3R
RCLK

SER
1D Q1 2S Q2 2S Q3 2S Q4 2S Q5 2S Q6 2S Q7 2S Q8 QH’
C1 C2 C2 C2 C2 C2 C2 C2
R \Q 2R R \Q 2R R \Q 2R R \Q 2R R \Q 2R R \Q 2R R \Q 2R R \Q
SRCLK

\SRCLR

Les bascules 1D et 2SR constituent un registre à décalage, les bascules 3SR sont des bascules de transfert
parallèle des états des sorties des bascules du registre de décalage vers les sorties parallèles Qa, …, Qh et puis
vers les sorties QA,…, QH si \OE=0.
1.1. un registre de type SIPO (serial Input / Parallel Output).
Entrée série est SER et les sorties parallèles sont QA, …QH
1.2. un registre de type SISO (Serial Input/ Serial Output).
Entrée série est SER et la sortie série QH’
2. On suppose que \OE=0 , SRCLK=0, les états des sorties Q1, …,Q8 et QA, …QH sont à 1 avant l’instant
t=0. Complétez le chronogramme de la figure 4 :
Quand \OE=0, alors QA=Qa, …,QH=Qh, SRCLK=0 donc pas de front montant sur les bascules 2SR et
bascule 1D, donc pas de changement sur leur sortie ; mais quand \SRCLR=0, mise à 0 forcée des
sorties Q1,..,Q8. Ces sorties vont rester à 0 car pas de front actif sur les entrées horloge C2. Les
entrées des bascules 3SR sont alors S=0 et R=1, Lorsqu’un front montant apparait sur RCLK alors
les sorties Qa, …Qh, et donc QA, …,QH sont mises à 0 : Transfert des états des sorties Q1, ..Q8 vers
les sorties Qa, ..Qh et donc vers QA, …, QH puisque \OE=0.
RCLK
1
0
\SCLR

Q1

Q8

QA

QH

Figure 4

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3. On suppose que \OE=0 , \SRCLR=1, les états des sorties Q1, …,Q8 et QA, …QH sont à 0 avant
l’instant t=0. Complétez le chronogramme de la figure 5.
\OE=0, donc QA=Qa, …, QH=Qh. \SRCLR=1 donc pas de mise à 0 forcées des bascules 1D et 2SR.
Sur le chronogramme on voit que l’entrée d’horloge C2 reçoit un signal carré, donc leur sorties
peuvent évoluées selon les entrées S et R ; alors que l’entrée horloge RCLK au début reste à 0, donc
les sorties des bascules 3SR ne changeront pas d’état tant qu’elles ne reçoivent pas de front
montant sur leur entrées d’horloge.

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SRCLK

1
0
SER

RCLK

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

QA

QB

QC

QD

QE

QF

QG

QH

QH’

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4. A l’aide de portes logiques externes on réalise, comme le montre la fig.6, la fonction :
SER=QH’+\(QA+QB+QC+QD+QE+QF+QG+QH)
D’autre part on réalise, à l’aide d’une porte logique inverseuse externe, la fonction RCLK=\SRCLK.
On applique à l’entrée SRCLK un signal carré H de fréquence 1Hz.

figure 6
On suppose que \OE=0 , \SRCLR=1, les états des sorties Q1, …,Q8 et QA, …QH sont à 0 avant
l’instant t=0.Tracez un chronogramme qui donne l’évolution des sorties Q1, …, Q8, QA, …,QH, QH’,
sur une période de 10secondes.

D’après le câblage (en rouge) réalisé par les portes logiques externes on déduit que l’entrée série
du registre à décalage aura comme équation logique :
SER=QH’+\(QA+QB+QC+QD+QE+QF+QG+QH)
On a supposé qu’au début, toutes les sorties Q1=…=Q8=0 et QA=QB=…=QH=0, alors SER=1 et donc
1D=1 , et les entrées de toutes les bascules 2SR, sont S=0 et R=1; au premier front montant de
SRCLK, Q1 passe à 1 car 1D=1, les autres sorties Q2, ..Q8 sont mises à 0 car leur entrées sont à 2S=0
et SR=1 ; et au prochain front descendant de SRCLK donc front montant de RCLK (car on a d’après
le schéma de la figure 6 SRCLK=\RCLK), QA passe à 1 et les sorties QB, …QH à 0 (transfert des
sorties Q1, …Q8 vers les sorties Qa, …Qh et donc vers les sorties QA, …QH puisque \OE=0).
Ainsi SER=QH’+\(QA+QB+QC+QD+QE+QF+QG+QH) =0+\1=0=1D et 2S=1 et 2R=0 pour la première
bascule 2SR qui a comme sortie Q2. Au deuxième front montant de SRLCK Q2 passe à 1 (mise à 1
car ses entrées 2S=1 et 2R=0 pour cette bascule) , Q1 passe à 0 car 1D=0, alors que toutes les autres
sorties Q3,..Q8 vont rester à 0, et au prochain front descendant de SRCLK donc front montant de
RCLK, QA passe à 0 et QB passe à 1 alors que les autres QC, …QH vont rester à 0. Et ainsi de suite,
une seule sortie sera à 1, quand QH’=Q8=1, alors SER=1, au prochain front montant de RCLK QH
passe à 1.
Au prochain front montant de SRCLK, Q1 passe à 1 (car avant le front montant 1D=SER était à 1)
et au prochain front montant de RCLK QH=0 et QA=1.
Ce circuit fait circuler un 1 de gauche à droite de manière cyclique, comme le montre le
chronogramme suivant.

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Un cycle
SRCLK

RCLK

SER

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

QA

QB

QC

QD

QE

QF

QG

QH

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