Cours 5 : Bascules, Registres, Compteurs, Mémoires

q Bascules
– Bascule RS asynchrone Reset Set
– Bascule Synchrone R S T
– Bascule JK, Toggle, bascule D
q Registres
– Registre parallèle
– Registre sérialisé
– Registre à décalage
– Codeur : Opération inverse d’un décodeur
q Compteur
– Compteur
•Circuit asynchrone : les sorties
– Décompteur
– Timer
réagissent immédiatement aux
variations des entrées
q Mémoire
•Circuits synchrones : les
– Circuit mémoire
sorties se positionnent sur un
– Banc mémoire signal d’horloge

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 Bascule Asynchrone : la bascule R S Reset (mise à 0) Set (mise à 1)
Asynchrone, active bas Asynchrone, active haut
Ä Une circuit asynchrone,
est une bascule dont la Q Q
R R
sortie évolue dès lors
qu’un changement a lieu S Q S Q
sur l’une des entrées
R Q R Q
Ø Exemple de circuit
a
b Q Q
S S

a Table de vérité
R S Qt Qt+ Fonction R S Qt Qt+ Fonction
b
1 1 Qo Qo Mémoire 0 0 Qo Qo Mémoire
Ø Une seule bascule
asynchrone, la bascule 1 0 Qo 1 Mise à 1 0 1 Qo 1 Mise à 1
RS
0 1 Qo 0 Mise à 0 1 0 Qo 0 Mise à 0

0 0 Interdit Interdit
1 1

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 Bascule synchrone : exemple du latch R S T sur niveau 1
La sortie évolue quand le signal d’horloge
est actif soit sur niveau, soit sur front
R Q

om
e .c
4 Latch déclenché sur niveau haut

re
T

4f
df
R Q

.p
Q

w
w
T S

w
Q

://
S

tp
ht
4 Latch déclenché sur niveau bas Fonctionnement :
• Signal d’horloge actif à bascule RS
•Absence de signal actif d’horloge à mémoire
R Q
T Chronogramme :
S Q

RS

RS
RS

oire
oire
4

oire
Registre sur front montant

cule

cule
cule

mém
mém
mém

bas

bas
bas
R Q
Clk T
.0

Q
v2

4 Registre sur front descendant S

R
ee
Fr
F4
PD

R Q S
-
or

Clk
at

Q Q
re

S
C
F
PD
 Bascule Synchrone J K Bascule T : Toggle
J J Q 1
S Q J Q
Q T D Q
T T T K Q
Q Q T Q
R T
K K Q Q
Fonctionnement: La sortie change d’état à
J K Qo Qo S R fonction Q Q fonction chaque apparition d’un front actif d’horloge
0 0 X X 0 0 Mémo X X Mémoire
0 1 1 0 0 1 Reset 0 1 Reset Exemple :Décompteur 4 bits
0 1 0 0 Mémo 0 1
1 0 1 0 0 0 Mémo 1 0 a0 T T T
Q Q Q
0 1 1 0 Set 1 0 Set
1 1 1 0 0 1 Reset 0 1 Inversion a0 a1 a2 a3
0 1 1 0 Set 1 0
Chronogramme : a0
T
a1
J
a2
K
a3
Reset
Mem

Mem

Mem
Inver

Inver

Inver

Inver
Set

Set

Set

a3 a2 a1 a0 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13

Q
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 Bascule D : Latch état Haut Circuit
D J Q
D Q
K
T
T T Q
4 Entrées asynchrones Set ou Reset
T D J K Qn+1 fonction T D Qn+1 Set -> Mise à 1 asynchrone de la sortie
0 X X X Qn Mémo 0 X Maintenir Qn Reset ou Clear -> Mise à 0 asynchrone de la
1 1 1 0 1 Set 1 D Écrire D sortie
1 0 0 1 0 Reset Entrées pouvant être actives sur le niveau bas
Fonctionnement : 4 2 bascules par boîtier 14 pattes
Quand signal actif, la sortie recopie l’entrée D Fonction Ecriture
Signal inactif Fonction Mémoire
Chronogramme :
T
D
Écriture

Écriture
Écriture

Mémoire
Mémoire
Mémoire

Bascule D : Latch état bas

Q D Q
T

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 Bascule D synchrone sur front
Fonctionnement :
D D Q D1 Q Sur front Montant, la sortie recopie l’entrée D Fonction Ecriture
Sinon Fonction Mémoire
H T T Chronogramme :
H
D
H D D1 Q
0 0 0 0
1 0 0 0
1 1 0 0 D Q Q
0 1 1 0 H
1 1 1 1
1 0 1 1

Fonctionnement :
4 Tant que H = 0
La première bascule recopie l’entrée D sur D1
La deuxième bascule mémorise l’état précédent
4 Quand H passe à 1 Bascule D synchrone sur front
La première bascule maintient D1
La deuxième bascule le recopie sur Q D Q
4 à écriture sur front montant T
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 Contraintes Temporelles
t tsetup t tholp
horloge
Setup Time
entrée D
Hold Time
sortie Q
t>tpLH t>tpHL
Propagation Time
4 Respect du temps de conditionnement Setup Time
Le temps séparant l’arrivée du front actif d’horloge, du dernier changement de l ’entrée
D, doit être supérieur au temps de préconditionnement de la bascule (tsetup)
4 Respect du temps de maintien Hold Time
Après l’apparition d’un front actif d’horloge, les entrées doivent rester stables un
temps au moins égal au temps de maintien (thold) de la bascule
4 Temps de propagation Propagation Time
A partir de l’apparition d’un front actif d’horloge, un temps au moins égal au temps
de propagation pour la transition attendue, sera nécessaire avant de pouvoir observer le
changement des sorties

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 Registres à sorties parallèles, chargement parallèle ou série
E3 E2 E1 E0

4 Registre 4 bits, actif sur niveau, D Q D Q D Q D Q

à chargement parallèle T T T T
Load
Q3 Q2 Q1 Q0
E3 E2 E1 E0
4 Registre 4 bits, actif sur front,
avec clear asynchrone niveau DQ DQ DQ DQ
H Clr H Clr H Clr H Clr
bas à chargement parallèle H
Clear Q3 Q2 Q1 Q0

4 Registre 4 bits, actif sur front, InG DQ DQ DQ DQ

avec clear asynchrone niveau H Clr H Clr H Clr H Clr
bas à chargement série H
Clear Q3 Q2 Q1 Q0

4 Registre universel E3 E2 E1 E0 H
S0 S1 Fonctions InG
0 0 Mémoire InD
0 1 Décalage Droit S0
1 0 Décalage Gauche S1
1 1 Chargement parallèle
Clear Q3 Q2 Q1 Q0
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 Compteurs
Raz
4 Compteur 4 bits, actif sur front, Clear Q Clear Q Clear Q Clear Q Clear Q
avec RAZ synchrone, Enable et En Toggle Toggle Toggle Toggle Toggle
H
Fin de comptage FC
Raz Q3 Q0 Q1 Q2 Q3 FC
En Q2
Q1 En Raz
H Q0 H
4 Compteur modulo 16 n

Raz

Raz

Raz
En
H

En
H

En
H
Q3

Q3
FC

FC

Q3
FC
Q0
Q2

Q0
Q2
Q1

Q1

Q0
Q2
Q1
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10Q11
4 Compteur modulo 10 actif sur
front, FC
Raz Q3
– Comparer à 9 En Q2
Q1
– RAZ synchrone sur horloge H Q0

4 Compteur à préchargement A0 A1 A2 A3
FC
Load Q 3
Raz Q2
En Q1
H Q0
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 Compteurs - décompteur

4 Compteur diviseur de fréquence 4 Décompteur diviseur de fréquence

FC
Raz Q3
En Q2
Q1
H Q0
Raz Raz
Clear Q Clear Q Clear Q Clear Q Clear Q Clear Q Clear Q Clear Q Clear Q Clear Q
En Toggle Toggle Toggle Toggle Toggle
En Toggle Toggle Toggle Toggle Toggle
H H
Q0 Q1 Q2 Q3 FC Q0 Q1 Q2 Q3 FC
En En
Raz Raz
H H
Q0 Q0
Q1 Q1
Q2 Q2
Q3 Q3
Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3 Q3 Q2 Q1 Q0 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13

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 Compteurs d’évènement – compteur de temps

4 Compteur d’évènement 4 Compteur de temps

– Mesure de fréquence – Mesure de temps

FC
Raz Q3 4
En Q2
Q1 Q3 Q2 Q1 Q0
H Q0

En En
Raz Raz
H H

Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 11 Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 11 12 13

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 Automate à états et logique séquentielle

4 Compteur par 1, 2, 3 ou 4 à chaque coup d’horloge

– 4 états possibles C0, C1, C2, C3
– Etat = Où en est le comptage
4 Variable de contrôle du comptage Représentation graphique
Contrôle du comptage V2 V1
V1+V2
Compter par 1 0 0
Compter par 2 0 1 C0 V2=0 C1
V1+V2=0
Compter par 3 1 0 V2
V1.V2=0
Compter par 4 1 1
C3 C2
4 Transition d’état sur variable de contrôle
V1.V2
état présent V2 V1 État futur
C0 0 0 C0
C0 Sinon C1 Réalisation matérielle
C1 1 X C2
E n tré e s F o n ctio n F o n ctio n S o rtie s
C1 0 X C0 co m b in ato ire d e l'état
B a s c u le
D
co m b in ato ire
fu tu r Di Xi d e s o rtie

C2 1 1 C3
H o rlo g e
C2 Sinon C0
C3 X X C0
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 CS
Mémoire 10
CS 10

@ @ Décodeur

4 Circuit mémoire 1 Koctet 8

R/W = R/W
Data T CS T CS

E0 S0 E0 S0
4 Circuit Mémoire 1 Mo 8
E1 S1 E1 S1
E2 S2 E2 S2
CS E3 S3 E3 S3
10 Data
20 CS E4 S4 E4 S4
@ Décodeur E5 S5 E5 S5
@ E6 S6 E6 S6

8
R/W = 10 CS
E7 S7 E7 S7

Data @
R/W @
8 R/W

4 1 Méga mots de 32 bits Data Data

– Même @ ; même CS ; Même R/W

– Data sur 4 octets différents

20 CS 20 CS 20 CS 20 CS 20 CS

@ @ @ @ @
R/W = 8
R/W
8
R/W
8
R/W
8
R/W

Data Data Data Data Data

32

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 Mémoire

4 Banc mémoire 20 CS 20 CS 20 CS 20 CS

@ @ @ @
R/W R/W R/W R/W

Data Data Data Data

32 32 32 32

R Y3
A Y2
B Y1
Y0

W Y3
A Y2
@1
B Y1
@0
Y0

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